数电六进同步减法课程设计.docVIP

目录 数字电子设计部分 1 1课程设计的目的与作用 1 2 课程设计的任务 1 3电路设计方案 1 3.1 六进制同步减法器设计电路的理论分析 1 1.2 串行序列发生电路设计 5 1.3 二十四进制计数器电路设计 9 4设计总结和体会 11 5参考文献 12 数字电子设计部分 1课程设计的目的与作用 随着科技的进步和社会的发展，数字电路在各种电器中的应用越来越广泛。0、1代码的简易变换能够实现复杂的逻辑功能使得数字电路的实现效率很高。课程设计的目的是通过实际设计并搭建一些简易但典型的数字电路来加深对各逻辑器件逻辑功能的理解。课程设计能够使我们更进一步理解课堂上所学的理论知识，同时又能锻炼我们的动手能力和分析问题解决问题的能力。 2 课程设计的任务 1、六进制同步减法计数器（无效态：010，011） 2、串行序列检测器（检测序列：101110） 3、二十四进制计数器 3电路设计方案 3.1 六进制同步减法器设计电路的理论分析 设计的总体框图 cp 三位二进制同步减法计数器 图1 1.原始状态图的建立： 所给无效状态为010,011，对其余有效状态进行逻辑抽象可以得到减法器设计电路的原始状态图如图2所示： /1 /0 /0 /0 /0 000 111 110 101 100 001 /0 /Y 排列：Q2nQ1nQ0n 图2减法器的状态图 2.时钟方程、输出方程和状态方程： 由于JK触发器功能齐全、使用灵活，本设计选用3个CP下降沿触发的边沿ＪＫ触发器。采用同步方案，故取CP0= CP1= CP2= CP (CP 是整个设计的时序电路的输入时钟脉冲)。题中所给无效状态是010、011，其所对应的最小项和为约束项。由图2所示状态图所规定的输出与现态之间的逻辑关系，可以直接画出输出信号Y的卡诺图，如图3所示： Q1nQ0n Q2n 00 01 11 10 1 0 × × 0 × 0 0 0 1  图3 输出Y的卡诺图 由以上卡诺图可得输出状态方程为：Y= 。 由图2可得到电路次态Q2n+1Q1n+1Q0n+1的卡诺图如图4所示。再分解开便可得到如图5所示各触发器的次态卡诺图。 Q1nQ0n Q2n 00 01 11 10 111 000 ××× ××× 001 100 110 101 0 1 图4电路次态Q2n+1Q1n+1Q0n+1的卡诺图 Q1nQ0n Q2n 00 01 11 10 1 0 × × 0 1 1 1 0 1  (a) Q2n+1的卡诺图 Q1nQ0n Q2n 00 01 11 10 1 0 × × 0 0 1 0 0 1 (b) Q1n+1的卡诺图 Q1nQ0n Q2n 00 01 11 10 1 0 × × 1 0 0 1 0 1