第五章-同步时序逻辑电路的分析与设计.pptVIP

第5章 同步时序电路 —分析和设计;1、定义 在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的状态有关，这样的电路为时序逻辑电路，简称时序电路。;xi(i＝1…n)：外部向电路输入的时序信号，称为输入变量。 Zi(i＝1…m)：电路产生的输出时序信号，称为输出函数。 yi(i＝1…l)：由电路过去输入确定的状态，称为状态变量。 Yi(i＝l…p)：确定电路下一时刻状态(次态)函数，称为激励函数。 CP：时钟脉冲信号，用来确定电路状态转换时刻。 ;3、时序电路的特点： （1）具有记忆功能。 （2）时序电路一般由三部分组成: 组合逻辑电路：由逻辑门构成； 存储器件：由触发器组成； 反馈线：连接组合逻辑电路与存储器件的导线； ;4、状态的概念 （1）外部状态：时序电路输出Z的组合； （2）内部状态：时序电路的内部输入（存储器的输出）y的组合； 所谓电路输出与过去的输入相关，是通过与电路现有状态相关体现的。就某一时刻而言，通常将该时刻电路的状态称为现态，记作yn；而将下一时刻电路的状态称为次态，记作yn+1。 ;1、按其状态改变方式可分为两种类型。 同步时序逻辑电路：电路中的存储器件为时钟控制触发器，各触发器共用同一时钟信号，即电路中各触发器状态的转移时刻，在统一时钟信号控制下同步发生。 异步时序逻辑电路：电路中的存储器件可以是时钟控制触发器、非时钟控制触发器或延时元件。电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 ;2、按输入信号形式的不同分为： 脉冲型：输入信号是脉冲的有无（信号的持续时间要受到限制）。 电平型：输入是电平的高低（指信号可以不受限制地保持在某一状态）。 ;3、按照电路输出与输入、状态的关系，时序逻辑电路有两种结构模型。 米利（Mealy）型：电路输出是电路输入和状态变量的函数。其关系为 Zi=fi(x1,x2,…,xn,y1,y2,…,yn) 莫尔（Moore）型：电路输出是电路状态变量的函数。其关系为 Zi=fi(y1,y2,…,yn) ;;三、同步时序逻辑电路的描述 ;三、同步时序逻辑电路的描述 ;三、同步时序逻辑电路的描述 ;三、同步时序逻辑电路的描述 ;三、同步时序逻辑电路的描述 ;5.2 时序逻辑电路的分析 ;例1：分析图示电路的逻辑功能 ;例1：分析图示电路的逻辑功能 ;;注意： （1）组成该电路的状态是各个触发器的组合； （2）不能漏掉任何可能的输入和现态的取值组合； （3）输入和现态的起始值如果给定了，则可以从给定的值依次计算，如果未给定，则可以自己设定起始值。 画状态转换图： （1）状态转换是现态到次态； （2）输出是现态的函数，不是次态的函数； （3）只有当时钟脉冲的触发沿到来时，相应触发器才会更新状态。 ;例2：分析图示电路，触发器的初始状态 Q0Q1Q2=001 ;4、转换表、转换图 ;例3：分析图示电路;4、转换表、转换图 ;例4：分析图示电路;例4：分析图示电路;4、转换表、转换图 ;4、转换表、转换图 ;例5：分析图示电路;5.3 同步时序逻辑电路的设计 ;二、建立原始状态图（或原始状态表） ;二、建立原始状态图（或原始状态表） ;二、建立原始状态图（或原始状态表） ;二、建立原始状态图（或原始状态表） ;二、建立原始状态图（或原始状态表） ;二、建立原始状态图（或原始状态表） ;二、建立原始状态图（或原始状态表） ;二、建立原始状态图（或原始状态表） ;二、建立原始状态图（或原始状态表） ;二、建立原始状态图（或原始状态表） ;二、建立原始状态图（或原始状态表） ;三、状态表的化简 设置状态的目的是利用这些状态记住电路的历史状态，以根据其后的输入产生相应的输出。如果所设置的某两个状态对其后输入的所有序列产生的输出序列完全相同，则这两个状态可以合并为一个状态。 状态表的每一行指明了在某一输入条件下某个状态的次态和电路的输出。当两行（或多行）所记载的内容完全一样时，说明这两行所代表的状态是相同的。将这两行合并为一行，不会影响整个电路的逻辑功能。 ;三、状态表的化简;三、状态表的化简;三、状态表的化简;三、状态表的化简;三、状态表的化简;三、状态表的化简;三、状态表的化简;三、状态表的化简;三、状态表的化简;三、状态表的化简;2、完全定义机状态表的化简： ;2、完全定义机状态表的化简： ;2、完全定义机状