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第三章 组合逻辑电路 3.1 组合逻辑电路的分析与设计 组合逻辑电路的特点 电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。 组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。 一、组合逻辑电路的分析方法 分析过程一般包含以下几个步骤： 二. 组合逻辑电路的设计方法 设计过程的基本步骤： 3.2 若干常用的组合逻辑电路 3.2-1 编码器 3.2-2 译码器 3.2-3 数据选择器 3.2-4 加法器 3.2-5 数值比较器 3.2-1 编码器 编码的含意——为了区分一系列不同的事物，将其中的每个事物用一个二值代码表示，即为编码。 编码器：能够实现编码功能的逻辑部件。 编码器的逻辑功能:就是把输入的每一个高、低电平信号编成一个对应的二进制代码。 编码器包括： 一.普通编码器 二.优先编码器 一、普通编码器 普通编码器对输入要求比较苛刻，任何时刻只允许一个输入信号有效，即输入信号之间是有约束的。 特点：任何时刻只允许输入一个编码信号，否则输出将发生混乱。 8421 BCD码编码器 8421 BCD码编码器 二.优先编码器——允许同时输入两个以上信号，并按优先级输出。 在上述二进制编码器中，如果多个输入端同时为1，其输出是混乱的。因此，在数字系统中常要求当编码器同时有多个输入为有效时，输出不但有意义，且应按事先编排好的优先顺序输出，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。优先编码。 介绍： （一）3位二进制优先编码器（优先8线－３线编码器） （一） 3位二进制优先编码器 3.2-2 译码器 逻辑功能：将输入的每个代码分别译成高电平（或低电平）。 常用有：二进制译码器 、二—— 十进制译码器 、 显示译码器 二-十进制译码器 3.2-3 数据选择器与数据分配器 2、显示译码器 真值表仅适用于共阴极LED 真值表 a b c d e f g 中规模集成电路74LS48（国产型号：T339） 74LS48 (T339) GND Vcc 电源＋5V 地 A3 A2 A1 A0 Ya Yb Yd Yf Ye Yg Yc LT IB IBR 七段数码管显示译码器 BI 为0时，使Ya--Yg=0，全灭。 RBI 为0且A3～A0＝0时，使Ya-Yg=0，全灭。 控制端 控制端 七段数码管显示译码器 输入数据 输出 为0时，使Ya--Yg=1,亮“8”，说明工作正常。 LT ：测试端 LT BI ：灭灯端(输入) RBI ：灭零输入端 ：灭零输出端 RBO 控制端功能 74LS48 (T339) GND Vcc 电源＋5V 地 A3 A2 A1 A0 Ya Yb Yd Yf Ye Yg Yc LT RBI BI/ RBO RBO ，当RBI ＝0且A3～A0＝0时,RBO＝0；否则RBO＝1 功能表 七段显示译码器74LS48与数码管的连接 ＋5V a b c d e f g 74LS48 (T339) GND Vcc 电源＋5V A3 A2 A1 A0 Ya Yb Yd Yf Ye Yg Yc LT IB IBR 输入信号 此三控制端不用时，通过电阻接高电平。 BCD码 一、 4选1数据选择器 二、 数据分配器 一、数据选择器 数据选择器框图及开关比拟图 (a) 数据选择器逻辑符号； (b) 单刀多路开关比拟数据选择器 ( b ) D 1 D 2 ?- 数 据 选 择 器 D 1 D 2 ?- D m ?- A 1 A 2 A n ( a ) F F 0 D0 D1 D2 D3 × D0~D3 D0~D3 D0~D3 D0~D3 1 0 0 0 0 × × 0 0 0 1 1 0 1 1 F D E A1 A0 输出 数据 选通 地址 D 0 D 1 D 2 D 3 A 1 A 0 E F F A 1 A 0 F D 0 D 1 D 2 D 3 A 0 A 1 四选一数据选择器 四选一数据选择的输出逻辑表达式： 1 1 1 D 3 D 2 D 1 D 0 A 0 A 1 E F F ≥1 1 二、数据分配器 1 2 数 据 分 配 器 D A A W1 W2 W3 W4 D W1 W2 W3 W4 1、半加器 一、 半加器和全加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 3.2-4加法器 1、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全