带有 NoBL 架构的 18 Mbit.PDFVIP

CY7C1371KV33/CY7C1371KVE33 CY7C1373KV33 带有 NoBL™ 架构的 18 Mbit （512 K × 36/1 M × 18 ） 直通 SRAM （带ECC） 带有 NoBL™ 架构的 18 Mbit （512 K × 36/1 M × 18）直通SRAM （带ECC） 特性 功能描述 ■ No Bus Latency （NoBL）架构去除了读和写周期间的死 CY7C1371KV33/CY7C1371KVE33/CY7C1373KV33 是 3.3 V， 周期 512 K × 36/1 M × 18 同步直通突发SRAM，专门为支持无限且零 ■ 支持具有零等待状态并且频率为 133 MHz 的总线操作 等待状态的连续读 / 写操作而设计。 ❐ 数据在每一个时钟周期被传输 CY7C1371KV33/CY7C1371KVE33/CY7C1373KV33 都使用了 高级 （NoBL）逻辑，这样可以实现连续读取/ 写入操作，即在 ■ 引脚与功能同ZBT™ 兼容 每个时钟周期内都进行数据传输。在需要进行频繁读 / 写切换的 ■ 提供对内部自定时输出缓冲区的控制，因而无需使用 OE 系统中，通过该逻辑可明显提高 SRAM 的数据吞吐量。 ■ 提供直通操作的输入寄存器 所有同步输入均通过由时钟的上升沿控制的输入寄存器。时钟输 ■ 具有字节写入功能 入由时钟使能 （CEN ）信号所控制；当该信号被取消激活时， 它将暂停操作并延续前一个时钟周期。从时钟上升沿之后的最长 ■ 3.3 V 和 2.5 V 的 I/O 供电电源（VDDQ ） 访问延迟为 6.5 ns （对于133 MHz 器件）。 ■ 时钟至输出的时间较快 写操作由两个或四个字节写入选择 （BWX ）以及写使能 ❐ 6.5 ns （对于133 MHz 器件） （WE ）输入控制。所有写入操作都通过片上同步自定时写入电 ■ 通过时钟使能（CEN ）引脚进行使能时钟和暂停操作 路实现。 ■ 同步自定时写入 这些器件提供了三个同步芯片使能（CE 、CE 和 CE ）和一个 1 2 3 ■ 异步输出使能 异步输出使能（OE ），从而可以轻松地进行组选择和输出三态控 制。为了避免总线冲突，在写序列的数据传输过程中，要使输出 ■ 适用于 J