FPGA硬件加速技术copy-version.pptVIP

* * * 破解技术（八）-破解加速技术：FPGA硬件加速 邱 卫 东 qiuwd@sjtu.edu.cn上海交通大学信息安全工程学院 内容介绍 FPGA介绍 基于FPGA的破解实现 性能分析 大规模通用硬件加速平台设计 FPGA集群技术 FPGA介绍 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA工作原理 FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 FPGA工作原理 由于FPGA需要被反复烧写，它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成，而只能采用一种易于反复配置的结构。查找表可以很好地满足这一要求，目前主流FPGA都采用了基于SRAM工艺的查找表结构，也有一些军品和宇航级FPGA采用Flash或者熔丝与反熔丝工艺的查找表结构。通过烧写文件改变查找表内容的方法来实现对FPGA的重复配置。 基于查找表的FPGA 查找表(Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能结果，并把真值表(即结果)事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 内容介绍 FPGA介绍 基于FPGA的破解实现 性能分析 大规模FPGA集群技术 通用硬件加速平台设计 FPGA硬件破解终端（一） 分布式破解系统结构 硬件破解终端结构 FPGA硬件破解终端（二） 硬件破解终端系统整体分为两部分：PC端与FPGA端。 PC端有两部分功能，一是系统的主控制程序通讯，包括获取破解任务信息，返回状态信息，返回破解结果。二是对硬件终端的控制，包括传输破解任务的配置信息，控制任务执行，获取执行结果等。 FPGA端为主要部分，其中包括片上控制模块与破解执行模块。 片上控制模块主要是负责整个硬件上的运行控制，包括通过网卡与pc控制端通讯，控制破解程序的执行，破解程序的下载以及动态载入 破解算法模块，对不同的文件的破解该算法是不同，需要通过上层模块进行动态配置以更新算法 FPGA片上系统结构图 内容介绍 FPGA介绍 基于FPGA的破解实现 性能对比 大规模FPGA集群技术 通用硬件加速平台设计 Module 1 Hardware-Software Co-Design Module 1 这种结构中FPGA作为与CPU并列的结构，FPGA用于指定的计算 在这种结构中需要一种划分算法，在划分程序中那些计算在CPU中运行，那些运行与FPGA 这种结构可由C语言开发，不过需要特殊的compiler进行编译，compiler需要实现软硬件程序的划分 这种结构的比较高效，可以带到指令级的划分。例如循环等顺序执行的语句在软件中（cpu）执行，并行性的程序可在硬件中执行 Module 2 Embedded Web Server on Nios II Embedded FPGA Platform Module 2 这中结构和我之前实现的结构类似，采用SOPC技术，在板子上嵌入nios II软核，构建片上系统驱动web server程序。 开发HAL层驱动程序来驱动网卡，实现网络通讯 下图为片上系统结构。 Module 2 Module 3 A Flexible High Throughput FPGA Based Prototype Platform for RW Channel Development Module 3 平台分为三部分：Channel Front-End (CFE)、Channel Back-End (CBE)、 RW Channel Control Software。 1、CFE：通道前端。CFE通过一个成为前级扩大机（preamplifier）与harddisk连接，控制HDD与FPGA的通讯 2、CBE：通道后端。即为FPGA，作为计算平台，直接从硬盘读取数据，传输速度快。 3、RWC：通道通讯控制。 这种结构中采用了与硬盘直接通讯的方式，数据吞吐量