北邮 2012数字电路实验Quartus Ⅱ原理图输入法设计 实验报告.docxVIP

数字电路与逻辑设计实验报告QuartusⅡ原理图输入法设计学院：信息与通信工程学院姓名：班级：学号：指导教师：试验任务及要求用逻辑门实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元；用4中生成的半加器模块逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，永拨码开关设定输入信号，发光二极管显示输出信号；用3线—8线译码器（74LS138）和逻辑门设计实现函数F=+B+C+CBA，仿真验证其功能，并下载到实验板测试。用拨码开关设定输入信号，发光二极管显示输出信号。实验目的1.熟悉用QuartusⅡ原理图输入法进行设计和仿真；2.掌握QuartusⅡ图形模块单元的生成与调用；3.熟悉实验板的使用；设计思路及过程半加器半加器即实现一位二进制数相加。设a和b相加后进位为c,相加结果为s。则有：S=a+b=；C=ab.所以实现半加器需要一个异或门和一个与门。全加器全加器即实现加数、被加数和低位进位三者相加，相加后和为，进位是，其逻辑表达式为：=；=()+。所以全加器可以由两个半加器和一个或门组成。3线—8线译码器实现函数3线—8线译码器输入为3位2进制数、、，输出有八个。每个输出是输入变量对应的最小项的非，是低电平译码。题目要求实现的函数F=+B+C+CBA=。F==++=。所以实现题目要求函数，需要一个3线—8线译码器与一个与非门配合即可。实验原理图半加器全加器3.3线—8线译码器实现函数仿真波形图及分析半加器根据仿真图像，数据反映到图像上满足半加器的功能。实现一位二进制数的相加求和，并求出了进位，仿真成功。全加器根据仿真图像，实现了3个一位二进制数相加，求得了和数及向高位的进位，仿真成功。3线—8线译码器实现函数分析仿真图像，数值体现到图像上实现了函数F=+B+C+CBA，仿真成功。故障及问题分析半加器设计好后，在设计全加器的时候，用到了前边设计好的半加器模型，由于我没把半加器文件保存到与半加器一个文件夹下，在编译的时候报错。在全加器下载的时候，一开始没有分配好管脚，导致现象错误，后来分配好管脚，顺利在电路板上实现预期现象。总结及结论这次的实验，初次接触到软件QuartusⅡ，在老师的指导下，通过自己动手设计，对这个功能强大的软件有了个大概的了解，收获不少。实验中，半加器、全加器的设计以及译码器的运用，都用到的《数字电路与逻辑设计》中的基础知识，感受到学到的知识得到了实现，小有成就感，同时也意识到，只有打好坚实的基础，才能在需要的时候灵活应运到实验中。