串入并出移位器的设计以及程序.docVIP

实验二十三 串入/并出移位寄存器 一、实验目的 根据实验内容中介绍的4位串入/并出移位寄存器的设计方法，设计一个8位串入/并出移位寄存器。 实验源程序是sipo.vhd。 二、实验内容 在这里我们通过一个4位串入/并出移位寄存器设计过程来介绍如何设计串入/并出移位寄存器。 所谓的串入/并出移位寄存器，即输入的数据是一个接着一个有序地进入，输出时则一起送出。 例程代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY sipo IS PORT( D_IN :IN STD_LOGIC; CLK :IN STD_LOGIC; D_OUT :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END sipo; ARCHITECTURE a OF sipo IS SIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P1: PROCESS(CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q(0) = D_IN; FOR I IN 1 TO 3 LOOP Q(I) = Q(I-1); END LOOP; END IF; END PROCESS P1; D_OUT =Q ; END a; 仿真结果如图23-1所示。 图23-1 4位串入/并出移位寄存器仿真波形图 上图中输入的数据为“1010”、“0111”两组4位数据。因输入的数据是每次一位依序进入，故输入、输出信号之间有4个CLK时间的延迟。为了过滤中间没用的数据，只读取完整的存储数据，实用上可将取样脉冲的周期设定成CLK脉冲的四倍，也就是说，每经过4个CLK脉冲后再读取数据一次，便能每次读取都得到正确的数据。可见上图有效的输出是A 7。 三、实验连线 输入信号D-IN（代表一位的串行数据输入）和CLK（代表抽样时钟信号），CLK时钟信号接适配器板子上的时钟信号，频率建议取在1Hz左右，D-IN接拨码开关或按键；输出信号有D-OUT0~D-OUT3（代表4位并行数据输出），接发光二极管。 实验二十四 并入/串出移位寄存器 一、实验目的 根据实验内容中介绍的4位并入/串出移位寄存器的设计方法，设计一个8位并入/串出移位寄存器。实验源程序是piso.vhd。 二、实验内容 在这里我们通过一个4位并入/串出移位寄存器设计过程来介绍如何设计并入/串出移位寄存器。 所谓的并入/串出移位寄存器，即输入的数据是整组一次进入，输出时则一个接着一个依序地送出。 例程代码如下： LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY PISO IS PORT( DATA_IN :IN STD_LOGIC_VECTOR(7 DOWNTO 0);--Parallel Data Input,8bit CLK :IN STD_LOGIC; --Sync Clock LOAD :IN STD_LOGIC; --Load Data when Input 1 CLR :IN STD_LOGIC; --Convert Enable Signal,Active H DATA_OUT :OUT STD_LOGIC); END PISO; ARCHITECTURE a OF PISO IS SIGNAL Q: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN P1: PROCESS(CLK,CLR) BEGIN IF CLR=1 THEN Q=(OTHERS=0); ELSIF RISing_edge(CLK) THEN IF LOAD=1 THEN Q=DATA_IN; END IF; IF LOAD=0THEN FOR I IN 1 TO 7 LOOP Q(I) = Q(I-1); END LOOP; END IF; END IF; END PROCESS P1; DATA_OUT = Q(7); END a; 仿真结果如图24-1和24-2所示。 图24-1 4位并入/串出移