第7章 应用VHDL语言方法设计具有换挡功能的四位数字频率计 《EDA技术 知识》PPT .ppt

【要求】 掌握VHDL语言中的各模块的设计及最后各模块的组装 【知识点】 理解EDA的分频设计 理解VHDL程序计数器的设计 理解VHDL程序锁存器的设计 理解VHDL程序档位转换及数码管显示的设计 理解VHDL程序元件的例化与组装 【重点和难点】 频率计的测频原理 VHDL程序计数器的设计 VHDL程序数码管显示的设计;第7章 应用VHDL语言方法设计 八位二进制加法器;一、任务的陈述 设计一带进位功能的四位数码管显示的频率计，其卞要参数如下: ①频率计的测量范围为:0 Hz~1 MHz; ②频率计具有自动量程转化功能; ③频率计通过四位数码管显示测量的频率。 二、项目的背景 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1 s。 闸门时间也可以大于或示于1 s。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长; 闸门时间越短，测得频率值刷新就越快，但测得的频率精度就受影响。;下一页;下一页;号，所以要对系统的20 MHz时钟信号进行分频，以产生符合要求的各频率信号: 先由系统时钟20 MHz分频出1 kHz，再由1 kHz分频出1 Hz，由1 Hz的信号产生1 s的计数闸门信号脉冲。该模块作为系统的第一个模块，还要接受测量信号的输入，同时我们还给整个系统定义系统复位。 由以上分析，可得出该模块的系统框图如图7-2所示。 图7-2中，Reset为复位引脚，clk为开发板系统时钟的输入，clklk为1 kHz的输出信号，tgate为1 s的闸门输出信号。 ; 2.计数模块(图7-3) 在闸门脉冲电平为1时闸门开启，计数器开始计数，在闸门脉冲电平为0时，闸门关闭，计数器停止计数。 同时，锁存器产生一个锁存信号输送到锁存器的使能端将结果锁存，并把锁存结果输送到译码器来控制七段显示器，这样就可以得到被测信号的数字显示的频率。 在闸门脉冲的下降沿到来时控制电路将计数器情零，为下一次测量做准备，实现了可重复使用，避免两次测量结果相加使结果产生错误。 在整个电路中，计数模块电路是关键，闸门信号脉冲宽度是否精确直接决定了测量结果是否精确。;下一页; ①从20 MHz分频得到1 kHz; ②从1 kHz分频得到1 Hz; ③由1 Hz得到占空比为1/4高电平时间为1 s的闸门信号。 分频原理及分频系数的设定:为了从20 MHz分频得到1 kHz，我们设定为一次分频，即由20 MHz分频为1 MHz，由1 MHz分频得1 kHz。须设定分频的系数:20 MHz与1 MHz相差20倍，20/2=10，设定分频变量为0~9，1 MHz与1 kHz相差1 000倍，1 000/2=500，所以可以设分频的变量为VARIABLE cnt : INTEGERRANGE 0 TO 499，而从1 kHz分频得到1 Hz，设分频变量为0~499。; 2.计数模块 (1)计数的原理及采用的计数方法 采用在闸门信号开启期间对输入信号脉冲进行计数的方法进行测频，当闸门信号开启时计数，当闸门信号关闭时停止计数，在1 s内计得的脉冲数即为输入信号的频率。由于频率计的计数值最大为1M，因此代码中用6个信号量(c1~c6)来存储从第一位至第六位相对应的每一位的数值。从c1 ~c6为逢10进一位，所以c1 ~c6中存储的是输入信号的十进制的数值。 (2)计数值的挡位划分 由于数码管显示的为4位数值，而计数值最高为6位数值，因此对计数值进行分挡编码，以便用4位数码管通过示数点的定位来显示6位数;值。当计数值示于4位计数值时，数码管尤示数位数显示;当计数值大于4位计数值时，取计数值高4位，通示数点定位来显示数值。 挡位划分见表7-1。 3.锁存模块 在闸门信号的下降沿，对输入的16位的计数值q及挡位信号scale进行锁存，由于锁存是对闸门信号的下降沿进行检测完成锁存的，因此能将scale数值在reset复位(计数模块中的端口信)前锁存。 锁存模块的作用:设置锁存模块，既可避免计数值的丢失，还可以避免闸门信号计数期间，频率计的显示随着计数值的增加不断变化、闪烁。 ;4.显示模块 将计数器所计得的数值显示出来，并通过挡位信号，完成示数点定位显示，通过显示示数点位置不同