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实验名称全高清实时视频显示 嵌入式系统设计与调试 课程名称嵌入式系统设计 姓名学号彭嘉乔3130104084 年级专业大三 电子信息工程 所在学院电气工程学院 全高清实时视频显示嵌入式系统设计与调试报告3130104084 彭嘉乔心得体会：我想了想，还是决定把心得体会放在这里。毕竟基础实验大家做的都是一样的内容，何况我们做的水平也就那样，Phase5还没有做完。但我的感想是独一无二的，不如把最有价值的部分排版到最前面。如果让我直观总结下这22天小学期的感受，我会毫不犹豫地说：“累”。如果要具体点的话，“真的很累”。这种累，不仅是身体上的累，更是心累，大部分时候是一种深深的绝望。我对这门课是有心理准备的。上课前我就看过往届学生写的报告，无一例外充斥着“大学最累的课”“大学生涯难度最高的课”“累得昏天黑地”这种话，然而我还是有着迷之自信。其实如果我不是有着迷之自信的话我压根就不会选这门课，毕竟我之前没有上过数字系统设计，没有任何与FPGA板开发有关的经验，对这门课的内容完全是两眼一抹黑。这门课一开始是早上八点开始，到下午五点结束，后来才改成了早上八点半开始。最初我根本不适应这样的强度，而且由于这样改变了我睡午觉的习惯，导致我第一周每天回寝室后都先补觉睡到九点，再起来继续白天的进度到凌晨三点再睡觉，作息严重混乱。后面稍微调整过来了，回寝不需要补觉了，只是昏昏沉沉一晚上而已。从Phase2第一次要求自己写代码开始我就感觉到了巨大的压力。因为没有上过数字系统设计，我压根就不会Verilog语言，得拿着数设的书从零开始自学，以致于连写个激励源文件都要折腾一天时间。这门课的玄学之处也从写这第一个testbench开始出现，我照着书上的例子一模一样的形式写的都运行不了。当然这只算小儿科的，Phase2.3把之前的几个文件综合起来，本来分别检验都符合要求，综合起来后出现了严重的bug，仿真显示scl的输出有一半是高阻态，sda的输出始终为高阻态。即使将其强制赋值为1再输出仍然不行。我在i2c文件里通过注释掉其余语句逐句检验也发现不了问题。偶然间我发现，当注释掉与sda有关的一切，删掉sda的输出引脚后仿真显示scl正常，注释掉scl后sda仍然全为高阻态。我开始猜测是不是sda引脚出现了干扰，甚至去检查约束文件。为了这个bug我整整耽误了两天，最终在万念俱灰走投无路的情况下我干脆重建了工程把代码原样复制了进去，结果仿真就正常了……有趣的是重建工程前还可以生成bitstream文件，重建后就不行了。明明是一样的代码啊……再花半天终于生成了bitstream文件，我也不知道怎么弄好的，然后烧录上去果然不能用，即使仿真波形和老师给的标准波形一模一样。干脆全部推倒重写吧。这样的玄学在之后的实验中会一而再再而三地发生。同样的代码，重建工程复制进去就是截然不同的结果。同一个工程没有任何改动，重启下电脑就不能用了。同样的bitstream文件每次烧录显示都不同。一模一样的操作步骤在别人的电脑上行得通在自己电脑上就报错。不仅是我，其他同学也都发现了，人人都知道了重建大法好，出bug第一反应不再是去找原因而是先重建试试。想想以后我用的电子产品可能就是这样一群人用这样的方式做出来的，简直慌得要死。除了玄学，很多时候一点小问题也会耽误我们一整天的时间。或者是数百行代码里的一句话，或者是软件的一个设置。在此不得不吐槽一下vivado和SDK都实在是太复杂太用户不友好了，如果老师不多教教软件的使用，告诉我们软件各个部分各种功能都是做什么的，只靠我们自己摸索实在是太难了。其实除了玄学问题我们真的没办法以外，大部分问题我们最终发现都是很简单的小问题，如果经验丰富的话很快就能解决，可让我们这些新手来自己解决的话往往无从下手，像无头苍蝇一样浪费非常多的时间。整个小学期，我们可能只有5%的时间真正在写代码，70%以上的时间双眼空洞地盯着电脑屏幕，仰天长叹乞求上苍告诉自己究竟错在了哪里。当然上天不会回应，助教也不会。当我发现无论我问什么助教都会回答：“讲义上有自己好好看看吧”而我确定一定以及肯定我把讲义上的每一个字都看过了而且确实没有答案的时候，助教在我心中就已经不存在了。虽然我可以理解老师和助教希望我们自己解决问题以提升能力积累经验的苦心，但是我质疑这样是否有效率。让高中生提前接触微积分他或许会感受到数学的美和神奇进而爱上数学，而换成个小学生只会感到枯燥厌烦。适当拔高确实可以考验打磨学生，拔得太高拔苗助长只是种折磨。如果在好几个关键时刻有过来人抬我们一手，稍微指点一下，我们的进度起码可以快一周，P