微处理器系统结构课件第五章 节 存储器系统.pptVIP

线译码 使用高位地址线直接作为片选信号 2＃CS 系统总线 A19~A17 A16A15A14A13 0＃CS 1＃CS 3＃CS 〖例〗 4X8KB，A0~A12作片内选字，分别使用A13~A16高地址作各片片选。 存储器分类与结构 半导体存储器性能指标 存储系统的层次结构（虚拟存储器/地址映射） 主存储器设计 双极型： MOS型 掩膜ROM 一次性可编程PROM 紫外线可擦除EPROM 电可擦除E2PROM 快闪存储器FLASH 易失性 存储器 非易失性存储器 静态SRAM 动态DRAM 存取速度快，但集成度低，一般用于大型计算机或高速微机的Cache； 速度较快，集成度较低，一般用于对速度要求高、而容量不大的场合（Cache） 集成度较高但存取速度较低，一般用于需较大容量的场合(主存)。 半导体存储器 磁介质存储器 磁带、软磁盘、硬磁盘（ DA、RAID） 光介质存储器 只读型、一次写入型、多次写入型 存储器分类 半导体存储器芯片结构 静态存储器SRAM SRAM的基本原理是MOS管触发器。每个触发器存放一位信息。 D VDD T6 T1 T3 T2 T4 T5 Yi Xi A B 双稳态结构，B=/A Xi（行线）和Yi（列线）同时为高（双译码），A、B输出 速度快，结构复杂，价格偏高，集成度低 动态存储器DRAM 刷新放大器 数据输入输出Dn 列选择信号 行选择信号 电容储存电荷原理 T1 T2 行、列选择信号有效，T1、T2通； 电容上电荷代表的数据可送出（读）；或由数据线送入（写）； 为防止电荷泄漏，需定时刷新。此时行信号有效，列信号无效（逐行进行） 基本存储电路 读 该行上所有T1导通，刷新放大器读取对应存储电容上的电压值，并将此电压值放大转换至对应的逻辑电平0或l。然后，再重写到存储电容上。只有（列信号）T2导通才能将其送出 …… Dn-1,m-1 RAM m（单元）*n（位） 单译码 D0,0 …… D0,n-1 D[n-1,0] 数据缓冲器 双向 三态 …… D0,m-1 Xm1-1 X地址寄存器 X地址译码器 X0 …… A[m-1,0] Xp-1 X0 读写控制逻辑 R/W d0 d1 dn-1 片内结构 行地址选通信号，该信号表示当前地址线上传送的是行地址 列地址选通信号，该信号表示当前地址线上传送的是行地址 行地址锁存 列地址锁存 数据输入输出缓冲器 DOUT DIN 256×256 A7~A0 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 NC DIN A0 A2 A1 VDD VSS DOUT A6 A3 A4 A5 A7 2164DRAM引脚 集中刷新：在整个刷新间隔内，前一 段时间重复进行读/写周期或维持周期，等到需要进行刷新操作时，便暂停读/写或维持周期，而逐行进行刷新整个存储器，它适用于高速存储器。 分散刷新：把一个存储系统周期分为两半，周期前半段时间用来读/写操作或维持信息，周期后半段时间作为刷新操作时间。 异步刷新：异步刷新利用刷新周期中CPU不访问存储器的时间进行刷新操作。如果按照预定的时间间隔应该刷新时CPU正在访存，则刷新操作可以向后稍微延迟一段时间，只要保证在刷新周期内所有的行都能得到刷新即可。 刷新可以在DMA控制器的控制下进行分散或异步刷新，也可以在中断服务程序中进行集中或分散刷新。一般而言，用DMA方式刷新的效率比中断方式高得多。 DRAM的刷新 DRAM控制器 地址多路开关 定时发生器 仲裁电路 刷新定时器 刷新地址计数器 DRAM CPU 读/写控制 刷新请求 AB DRAM地址 刷新地址 DRAM控制器产生DRAM地址（分时的行列地址）以及DRAM所需的刷新逻辑 刷新地址 产生行列地址选通、读写信号 刷新与正常访问的仲裁 只读存储器 4X4位掩模ROM（MOS管） 浮栅MOS EPROM 位线 位线输出 行线 VCC 浮栅管 较高的编程电压加在S（衬底）和D之间，PN结雪崩击穿至高能电子进入浮栅，在其下方的硅表面感应出反型层，S、D形成低阻通路； 紫外光照射浮删擦除 DS p+ p+ n 控制栅极 浮空栅极 S D 源线 位线 隧道氧化物 FLASH 存储单元 注入电荷（写0）VGSVDS0，S= 0，D低电位 擦除电荷（写1）VGS反向 读出 S=0，字线5V逻辑高 G 存储器的技术指标 1．存储容量 通常表示为存储字数（存储单元数）×存储字长（每单元的比特数）。例如，1Mbit的存储器可以组织成 1M×1bit，也可组织成128K×8bit或者512K×4bit。 2．存取速度 存储器完成一次读／写操作所用的时间。 3．体积和