2 VHDL语言_hww.ppt

第二部分 VHDL的语言要素 VHDL数据对象（Data Objects） 对象 常量( CONSTANT ) 变量( VARIABLE ) 信号( SIGNAL ) 数据对象—常数 指在设计中不会变的值 改善代码可读性，便于代码修改 必须在程序包、实体、构造体或进程的说明区域加以说明 一般要赋一初始值 保留字——CONSTANT CONSTANT 常量名：数据类型∶= 标达式； 例： CONSTANT Width : Integer :=8 数据对象－信号 可代表连线、内连元件、或端口 用“=”来给信号赋值 SIGNALSIGNAL Count: Bit_Vector(3 downto 0); IF clk’event AND clk=‘1’ THEN Count=Count+1; END IF; 信号在Package、Entity、Architecture 中声明 数据对象－信号 信号举例 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY zuhe IS PORT(a, b, c, d : IN Std_Logic; g : OUT Std_Logic); END zuhe; ARCHITECTURE one OF zuhe IS SIGNAL e，f : Std_Logic; BEGIN e = a OR b; f=NOT (c OR d); g =e AND f; END ; 信号赋值 SIGNAL temp : Std_Logic_Vector (7 downto 0); 整体赋值:temp = ;temp = x “ AA” ; 逐位赋值:temp(7) = ‘1’; 多位赋值: temp (7 downto 4) = “1010”； 数据对象—变量 仅用于进程和子程序 必须在进程和子程序的说明性区域说明 不能表达连线和存储元件 保留字——VARIABLE VARIABLE 变量名：数据类型 约束条件∶= 表达式； VARIABLE tmp : Bit; tmp:=‘1’; 变量赋值 整体赋值：temp := ;temp := x “ AA” ; 逐位赋值：temp(7) := ‘1’; 多位赋值temp (7 downto 4) := “1010”; 信号与变量的区别 architecture rtl of start is signal count : integer range 0 to 7; begin process(clk) begin if (clkevent and clk=1) then count = count + 1; if(count=0) then carryout = 1; else carryout = 0; end if; end if; end process; end rtl; architecture rtl of start is begin process(clk) variable count : integer range 0 to 7; begin if (clkevent and clk=1) then count := count + 1; if(count=0) then carryout = 1; else carryout = 0; end if; end if; end process; end rtl; 信号和变量的作用范围 信号和变量的区别 数据类型 INTEGER：整型，范围为-214783647到214783647（232），综合时，要对范围加以限制。常用于循环语句的循环次数、常量、数学函数或模式仿真 BOOLEAN：布尔类型，其值可为 ‘TRUE’或‘FALSE’ BIT ：位类型，其值只能为 ‘0’或 1‘ BIT_VECTOR ：位矢量类型，包含一组位类型 枚举类型：用户定义的数据类型例： TYP