EDA_课程设计.docVIP

课 程 设 计 任 务 书 （20010 ~20011 第一学年） 设 计 题 目： EDA与数字系统课程设计 学 院 名 称：电气与自动化工程学院 专 业（班 级）： 电气工程 姓 名（学 号）： 起 讫 日 期：2010年11月 14日－20010年 11 月16 日 指 导 教 师： 刘春 胡存刚 系（教研室）负责人： 刘健 下发任务书日期 2010 年 11月14 日 目 录 摘 要……………………………………………………………………..3 ABSTRACT……………………………………………………………………..4 引 言…………………………………………………………..……...5 正 文……………….……………………………………………………6 第 一 节……………………………………………………………………..6 第 二 节……………………………………………………………………..7 第 三 节……………………………………………………………………..8 第 四 节…………………………………………………………………….18 第 五 节…………………………………………………………………….19 第 六 节…………………………………………………………………….20 参考文献…………………………………………………………………….21 摘 要 目前，数字技术已经渗透到科研、生活和人们日常生活的各个领域。抢答器是各种竞赛中的必备设备，有单路输入的也有组输入方式的，它以客观的电子电路进行状态判断，避免竞赛的不公平。本设计利用Verilog HDL硬件描述语言来设计抢答器并在FPGA上实现，避免了硬件电路的焊接与测试，同时由于FPGA的I/O端口丰富，可以在设计的基础上略叫修改实现具有多组输入的抢答器，增强了系统的灵活性。Verilog HDL语言满足数字系统设计和综合的所有要求，设计中充分利用Verilog HDL层次化合模块化的思想，使得抢答器整个设计过程简单，灵活；同时设计中运用EDA工具Max plus2验证设计，基于Verilog HDL语言及图形输入，采用了FPGA技术设计，同时，给出了抢答器系统的各个功能模块及对应模块具体电路图。经过对系统进行编译、仿真、测试。结果表明：本设计能实现自锁和死锁，正确显示最先抢答的选手的号码，并对答题时间进行30s的倒计时限时报警以及复位重新抢答功能。 【关键词】四路抢答器 Verilog HDL FPGA 模块化 ABSTRACT Currently, digital technology has penetrated into scientific research, life and all areas of daily life. Responder is an essential equipment in a variety of competitions have also entered single set of input methods, which to objectively judge the state of electronic circuits, to avoid unfair competition. This design uses the Verilog HDL hardware description language to design the Responder and the FPGA to achieve, to avoid the welding and testing of hardware circuits, and because FPGAs I / O port rich can be the basis for the design with minor changes to achieve a multi-group called the answering device input, enhanced flexibility of the system. Verilog HDL language to meet the digital system design and integration of all requirements, design full use of Verilog HDL levels compounded the i