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[op07中文资料]AD9854中文资料 37 篇一 : AD9854中文资料 37 DDS模块设计 DDS模块的设计是本系统的重点，也是本章阐述的重点。DDS模块主要是围绕芯片AD9854进行设计的，设计要求既要满足性能指标，还要求优化电路，减小电路面积，否则13路DDS共同存在会使系统体积显得较大。下面先介绍AD9854的基本特性。 4.2.1 AD9854介绍 式参考时钟输入 模拟信号输出 Ｄ更新模拟信号输出比较器输入 读信号写信号 比较器输出 行选择 复位 源 地 图4-2 AD9854功能结构框图 chart4-2 AD9854 function and structure 如图4-2所示，AD9854内部包括一个具有48位相位累加器、一个可编程时钟倍频器、一个反sinc滤波器、两个12位300MHz DAC，一个高速模拟比较器以及接口逻辑电路。其主要性能特点如下： 1. 高达300MHz的系统时钟； 2. 能输出一般调制信号，FSK，BPSK，PSK，CHIRP，AM等； 3. 100MHz时具有80dB的信噪比； 4. 内部有4*到20*的可编程时钟倍频器； 5. 两个48位频率控制字寄存器，能够实现很高的频率分辨率。 6. 两个14位相位偏置寄存器，提供初始相位设置。 7. 带有100MHz的8位并行数据传输口或10MHz的串行数据传输口。 AD9854的芯片封装图如下： 图4-3 AD9854芯片封装图 chart4-3 AD9854 chip encapsulation AD9854有40个程序寄存器，对AD9854的控制就是对这些程序寄存器写数据实现的。 表4-1 AD9854并行接口寄存器功能 表4-2 AD9854控制寄存器功能 通过并行总线将数据写入程序寄存器时，实际上只是暂存在I/O缓冲区中，只有提供更新信号，这些数据才会更新到程序寄存器。AD9854提供两种更新方式，内部更新和外部更新。内部更新通过更新时钟计数器完成，当计数器计自减为零后会产生一个内部更新信号； 外部更新需要在外部更新管脚上给与一个高电平脉冲。默认的更新模式为内部更新，可以通过设置控制寄存器0x1F的0位进行修改。 4.4.2 多AD9854应用原理与方法 多路相位可控信号源的设计关键是实现多路DDS模块的相位的同步控制。要实现多路DDS相位同步，只需要在各DDS设置完成相位偏置后，提供一个使各路DDS同步工作的外部更新信号。根据这样的工作原理，以AD9854为例，给出多路相位可控信号源的基本结构。 图4-4 多路DDS组成相位可控信号原理图 chart4-4 mult-DDS constitution and principium 图4-4中左半部分是一个正确多路DDS的结构，由一个统一时钟源提供参考时钟，相位偏置通过并行或串行总线设置，其值保存于各路AD9854的缓冲寄存器中。通过统一的外部更新信号启动各路DDS同步工作，从而实现了各路DDS信号之间以固定的相位差同步工作。 参考时钟的连线方式很重要，图4-4右半部分给出了种错误的连接方式。参考时钟到各DDS的距离不等，这就会引起各路DDS的参考时钟不同步，从而也无法保证各路DDS的同步。 此外外部更新信号Update虽然没有必要严格的等长，但最好要与参考时钟保证正确的 时序，因为Update信号送入AD9854后会在内部系统时钟的上升沿触发更新。各路DDS的Update信号与内部系统时钟有可能出现一个时钟周期的抖动，在这个系统时钟的前后两个时间点产生更新。Update信号与系统时钟的时序要求如下： 图4-5a 单端外部参考时钟输入模式下更新信号时序 chart 4-5a Update scheduling in single refer clock mode 图4.5b 差分外部参考时钟输入模式时序更新信号时序 chart 4-5a Update scheduling in differnece refer clock mode 对于AD9854而言，其真正的相位值，是相位偏置值和相位累加器的输出值的和，在 对相位偏置值更新时，一定要保证相位累加器的值是确定的。最简单的方法是在设置相位前，将所有AD9854通过Master Reset信号重置，此时AD9854的寄存器恢复到默认值。 下面步骤可完成对多个AD9854实现相位可控同步输出： 1，上电后给