EDA技术实用教程第五章_VHDL设计初步[1].pptVIP

VHDL作用 1）VHDL打破软、硬件的界限 传统的数字系统设计分为 硬件设计（硬件设计人员） 软件设计（软件设计人员） 是电子系统设计者与EDA工具之间的界面 EDA工具及HDL的流行使电子系统向集成 化、大规模和高速度方向发展。 美国硅谷约有80%的ASIC和FPGA/CPLD已采用HDL进行设计。 2）VHDL与C、C++的比较 C、C++代替汇编等语言 VHDL代替原理图、逻辑状态图等 3）VHDL与电原理图描述的比较 VHDL 具有较强抽象描述能力，可进行系统行为级的描述。 描述更简洁，效率更高。 VHDL描述与实现工艺无关。 电原理图描述必须给出完整的、具体的电路结构图， 不能进行抽象描述。描述复杂，效率低。 电原理图描述与实现工艺有关。 VHDL语言特点 5.2.2 D触发器VHDL描述的语言现象说明 1. 标准逻辑位数据类型STD_LOGIC BIT数据类型定义： TYPE BIT IS(0,1); STD_LOGIC数据类型定义： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); STD_LOGIC所定义的9种数据的含义是： ‘U’表示未初始化的； ‘X’表示强未知的； ‘0’表示强逻辑0； ‘1’表示强逻辑1； ‘Z’表示高阻态； ‘W’ 表示弱未知的； ‘L’表示弱逻辑0； ‘H’表示弱逻辑1； ‘-’表示忽略。 5.2.2 D触发器VHDL描述的语言现象说明 2. 设计库和标准程序包 3. SIGNAL信号定义和数据对象 【例5-10】 ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = D ; END IF; END PROCESS ; END ; 使用库和程序包的一般定义表式是： LIBRARY 设计库名; USE 设计库名.程序包名.ALL ; 5.2.2 D触发器VHDL描述的语言现象说明 4. 上升沿检测表式和信号属性函数EVENT 关键词EVENT是信号属性，VHDL通过以下表式来测定某信号的跳变边沿： 信号名EVENT 5. 不完整条件语句与时序电路 【例5-11】 ENTITY COMP_BAD IS PORT( a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSIF a1 b1 THEN q1 = 0 ;-- 未提及当a1=b1时，q1作何操作 END IF; END PROCESS ; END ; 5.2.2 D触发器VHDL描述的语言现象说明 5. 不完整条件语句与时序电路 图5-5 例5-11的电路图 5. 不完整条件语句与时序电路 【例5-12】 ENTITY COMP_GOOD IS PORT(a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; END PROCESS ; END 图5-6 例5-12的电路图 5.2.3 实现时序电路的VHDL不同表达方式 【例5-13】 ... PROCESS (CLK) BEGIN IF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; --确保CLK的变化是一次上升沿的跳变 END IF; END PROCES