EDA课程设计-航空通信中小数分频器的设计汇.docVIP

航空通信中小数分频器的设计 摘要：FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。本次项目是小数分频。小数分频是为解决人们想要小数频率的愿望，而不局限于整数频率。 高速发展的的当今社会是数字化的时代，各种各样的数字化产品进入了市场。而用VHDL语言实现的数字产品也在一定范围内满足市场上不同的需求。用FPGA设计的产品不但降低的生产成本，还在一定程度上缩短了生产周期。同时所需的人力又不是特别多。小数分频的基本原理小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为：F=（9×10+1×11）/（9+1）=10.1从这种实现方法的特点可以看出，由于分频器的分频值不断改变，因此分频后得到的信号抖动较大。当分频系数为N-0.5（N为整数）时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。 1.1 什么是FPGA 4 1.2 FPGA由什么构成 5 1.3 FPGA设计步骤 5 1.4 硬件描述语言VHDL 10 2 小数分频分析及设计 2.1 整数分频与半整数分频 12 2.2 分频的程序 12 2.3 顶层原理图 15 3 外围及显示电路设计 3.1 频率计 16 3.2 4位十进制频率计的设计 16 3.3 4位十进制频率计系统仿真及结果 17 3.4 TESTCL模块的设计 17 3.5 TESTCL模块系统仿真及结果 19 4 实验总结 20 致 谢 21 参考文献 21 引言 随着各种先进雷达、制导、定位系统、数字通信设备及专用测试仪性能的不断提高，对其频率源的要求越来越高。频率源性能的优劣，是决定现代电子系统性能优劣的主要因素之一。 分频器在CPLD/FPGA的使用频率较高。目前大多数采用直接合成、锁相环和直接数字合成之一或不同的组合。但市场上对于实现奇数分频，半整数分频及其他小数分频往往不能满足要求。人们希望有一中灵活的设计方法，只需在实验室就能设计分频器并能马上投入使用，更改分频系数不需要改变原器件或电路板，只需改变源程序，在数分钟内就能完成，并能马上使用。频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的频率。分频器是集成电路中最基础也是最常用的电路。整数分频器的实现比较简单，可采用标准的计数器或可编程逻辑器件设计实现。但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。本文利用VerilogHDL硬件描述语言的设计方式，通过进行仿真，设计基于FPGA小数分频器。随着超大规模集成电路的发展，利用FPGA小数分频FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。 系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。 　　FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复