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* Chapter 5 Verilog硬體描述語言 Verilog硬體描述語言的基本架構 Verilog模組描述的基本格式 Verilog的描述格式 Verilog的資料型態 Verilog的事件基礎時間控制 Verilog的輸入輸出埠描述 Verilog的行為描述語法 * 事件基礎時間控制(Event-based timing control) Event就是一個wire 當暫存器改變時就是事件，此事件可用來觸發一個敘述或包含多個敘述的區塊，且模組的輸入埠接收到一個新值也算是一個事件 Event-based timing control可包含(1) Regular event control (2) Named event control (3) Event OR control (4) Level-sensitive timing control * Regular event control 代表符號為@，它是表示當信號產生正緣(posedge)，負緣(negedge)，轉換(transition)或數值改變時，其相關敘述才會被執行 always @(clock) Q=J; 當clock信號值改變時就執行 Q=J 敘述 always @(posedge clock) Q=J; 當clock信號正緣觸發時就執行 Q=J 敘述 * Event OR control 指使用多個信號或事件去觸發一個敘述或含有多個敘述的區塊來執行，因此將這些多個信號或事件以or(或)來表示 always @(reset or clock or A or B) begin if (reset) F=1’b0; else if (clock) F=A+B; end * Chapter 5 Verilog硬體描述語言 Verilog硬體描述語言的基本架構 Verilog模組描述的基本格式 Verilog的描述格式 Verilog的資料型態 Verilog的事件基礎時間控制 Verilog的輸入輸出埠描述 Verilog的行為描述語法 * Verilog的輸入輸出埠描述 輸入埠(input) 輸出埠(output) 雙向埠(inout) Examples module Addr(F1, F2, D, SUM, C0) input [3:0] F1, F2; output [3:0] SUM; output C0; input D; * Chapter 5 Verilog硬體描述語言 Verilog硬體描述語言的基本架構 Verilog模組描述的基本格式 Verilog的描述格式 Verilog的資料型態 Verilog的事件基礎時間控制 Verilog的輸入輸出埠描述 Verilog的行為描述語法 * Always Always是屬於並行迴圈，其事件一旦被觸發，其區塊中的敘述將會被執行，觸發一次執行一次行程無窮迴圈 always@(事件1 or 事件2 or … or 事件n) begin 敘述區 end * 「 Begin … end 」 主要是將不同敘述同時集中，做法與C語言的“{”與“}”一樣，當敘述址為一行時，則Begin … end可以拿掉 begin:方塊名稱 資料型態宣告; . . . end 各種敘述 * 「 If 」「 else if 」「 else 」 If 跟 else if 為條件判斷式，只要達成If 或是 else if 的判斷條件，則執行內部的敘述區塊，否則執行else內部的敘述區塊 If (判斷條件1) begin 敘述區塊 end else if (判斷條件2) begin 敘述區塊 end else if (判斷條件3) begin 敘述區塊 end . . . else begin 敘述區塊 end * 「 If 」「 else if 」「 else 」 cont’ 通常if else if else會出現在Always迴圈底下，因為Always屬於並行迴圈，若再搭配條件判斷便可以進行串列(下面程式藍色部分) 與並列(下面程式綠色部分)處理。 Always@(判斷條件1 or 判斷條件2 or … or 判斷條件n) begin if (判斷條件1) begin 敘述區塊 end else if (判斷條件2) begin 敘述區塊 end else begin 敘述區塊 end end Always@(判斷條件1