同步数字集成电路设计中的时钟树分析.pdfVIP

2005 年 8 月 汕头大学学报 ( 自然科学版) 第 20 卷 　第 3 期 Aug. 2005 Journal of Shantou University ( Natural Science) Vol 20 No3 ( ) 文章编号 : 2005 　　 同步数字集成电路设计中的时钟树分析 殷瑞祥 , 郭 　王容 (华南理工大学电子与信息学院 , 广东　广州 　510640) 摘 　要 : 研究了同步数字系统的组成和时钟偏移 , 并结合一个数字集成电路 8051 的时钟树 设计实例 , 介绍了时钟树的经验结构和设计方法流程. 比较了采用 Synop sys 公司的布局布 线工具实现的自动时钟树分析与指定结构时钟树分析 , 证明结构恰当的时钟树能得到比自 动时钟树分析更好的结果. 关键词 : 同步数字系统 ; 集成电路设计 ; 时钟树分析 ; 时钟偏移 中图分类号 : TN492 　　文献标识码 : A 0 　引　言 ( μ ) ( 当前 , 集成电路工艺发展非常迅速 , 已从亚微米 05～1 m 进入到深亚微米 小于 05 μ ) ( μ ) m , 进而到超深亚微米 小于 025 m . 目前 , 集成电路批量生产的最小线宽已达 μ 到 009 m. 随着工艺的发展 , 对集成电路设计的要求也 日益提高 , 尤其是同步数字集 成电路的时序问题更备受关注. 在同步数字集成电路中 , 时钟信号为系统中的数据传送 提供时间基准 , 通常是整个芯片中扇出最大 、通过距离最长 、以最高速度运行的信号 , 它对于同步系统的运行至关重要 , 所以, 在同步数字系统中时钟信号的特性及其分配网 络更被人们所关注. 时钟树必须保证在最差条件下关键的时序要求能得到满足 , 对时钟 信号任何不当的控制都可能导致情况紊乱 , 将错误的数据信号锁存到寄存器中. 1 　同步数字集成电路系统 大部分的同步数字系统由级联的时序寄存器组和每组寄存器之间的组合电路组成. 每个数据信号都锁存在一个双稳态寄存器中 , 该寄存器的使能时钟信号一到达 , 数据信 号就离开双稳态寄存器 , 穿过组合电路网络进入下一个寄存器 , 并完全锁存在该寄存器 直到下一个时钟信号到达. 一个常用数字同步系统的延时单元 由以下三个子系统组 收稿 日期 : 2004 - 11- 18 ( ) 作者简介 : 殷瑞祥 1960～ , 男 , 江苏镇江人 , 博士. 76 汕头大学学报 ( 自然科学版) 第 20 卷 [ 1] ) ) ) ( 成 : 1 记忆存储元件 ; 2 组合逻辑元件 ; 3 时钟产生 电路和其分配 网络 clock tree) . 这三个子系统的相互关系对电路能否获得最好的性能和可靠性起着关键作用. 对任意的有序寄存器对 R1 、R2 ,