一硬件设计1总体框电源模块单片机供电5V12V转5V.docVIP

硬件设计 1. 总体框图 2. 电源模块 (1)单片机供电 ： 5V (12V转5V) 1N4007：稳压二极管 1N4007的白色的那一端为正极，但是要利用其反向击穿特性实现稳压，所以要从阴极输入！ 测试得，输入VCC12=12.29V , 输出为VCC5=5.05V! (2)AD9854供电：3.3V（5V转3.3V） MBR360：肖特基二极管 3. 单片机 （1）复位 （2）晶振 （ 11.0592M ） （3）矩阵键盘 （4）1602液晶 （5）串行下载 （6）单片机稳压供电问题 参考AD9854的技术文档中的评估板的设计，在VCC5端口并联一个10uF极性电容和8个0.1uF的非极性电容！ 4. AD9854 首先，先仔细阅读AD9854的每个管脚的具体作用的介绍，如下： 引脚名称 引脚及配置 D7-D0 8 位双向并行编程数据输入。只用于并行编程模式。 DVDD 连接到数字电路的供应电压。通常为3.3V。 DGND 连接到数字电路的地。功能同AGND。 NC 无内部连接。 A5-A0 编程寄存器的6位并行地址输入。只用于并行编程模式。当使用串行编程模式时A0，A1，A2使用它们各自的另一个功能，如下介绍： A2/IO RESET 串行通讯总线的I/O复位信号。由于不合适的编程协议而造成无应答就会产生此复位信号。用这种方式复位串行总线不会影响之前编好的程序，也不会唤醒 “默认”编程值。此脚工作状态为高。 A1/SDO 当使用3线串行通讯模式时的单向串行数据输出。 A0/SDIO 当使用2线串行通讯模式时的双向串行数据输入/输出。在设计中只用其并型模式。设计中将其与MSP430F149的P4口相连。 I/O UD CLK 双向I/O刷新时钟。用作控制寄存器选择方向。若选择作为输入，则会在上升沿时把I/O端口缓冲器的内容传送到程序寄存器。若作为输出（默认），则在8个系统时钟周期期间的输出脉冲（低到高）就表明一个内部频率刷新已经发生了。 /SCLK 写并行数据到I/O端口的缓冲器。复用功能为SCLK，即串行程序总线的串行时钟信号。数据在此时钟信号的上升沿时被寄存。当使用并行模式时此引脚为。模式选择是由引脚70来决定的。 /CSB 从程序寄存器读并行数据。复用功能为CSB，即串行程序总线的片选信号。激活状态为低。当使用并行模式时此引脚为。 FSK/BPSK/HOLD 多用引脚，根据程序控制寄存器的运行模式选择来使用。若在FSK模式，逻辑低选择F1，逻辑高选择F2。若在BPSK模式，逻辑低选择相位1，逻辑高选择相位2。 若为Chirp模式，逻辑高表示HOLD功能，并使频率计数器在其当前的位置暂停。为了恢复或者开始Chirp模式，应事先声明逻辑低。 SHAPED KEYING 此引脚首先必须被程序控制寄存器选择好功能。逻辑高将使I和Q DAC的输出在预编程下从0比例迅速到满比例放大，逻辑低则相反。 AVDD 模拟电路的电压，通常为3.3V。 AGND 模拟电路的地，功能同DGND。 VOUT1 内部高速比较器的正相输出引脚。设计驱动10dBm、50欧姆负载，以及标准CMOS逻辑值。 VINP 电压输入正极。内部高速比较器的正向输入。 VINN 电压输入负极。内部高速比较器的反向输入。 IOUT1 I或正弦DAC的单极电流输出。 IOUT1 B I或正弦DAC的互补单极电流输出。 IOUT2 B Q或正弦DAC的互补单极电流输出。 IOUT2 Q或正弦DAC的单极电流输出。此DAC可以被编程用来接收外部12位数据，并用此12位数据替代内部正弦数据。这样AD9854就可以仿真AD9852的DAC功能。 DACBP I和Q DACs的通用旁路电容连接引脚。通常在此引脚和AVDD之间连接0.01UF的电容，来改善非线性失真和SFDR。如果不连接电容也是可以的，但是对于SFDR的效果要降低。 DAC Rset I和Q DACs的通用连接引脚。用来设置满比例输出电流。 PLL FILTER 此引脚为REFCLK Multiplier’s PLL回路滤波器的外部零补偿网络提供连接。 DIFF CLK ENABLE 差分REFCLK使能。 REFCLKB 互补（180度反相）差分时钟信号。 REFCLK 单端（C