VHDL与数字系统设计(2).pptVIP

第2章 QuartusII设计向导 § 2.1 原理图输入设计方法的特点 § 2.2原理图输入方式设计初步 § 2.2 原理图输入方式设计初步 § 2.2 原理图输入方式设计初步 1、原理图输入方式设计初步 § 2.4 8位十进制计数器的设计 2.4 层次化设计 习 题 习 题 习 题 习 题 实验与实践 实验与实践 实验与实践 实验与实践 选定SOF文件后，选择文件压缩 （1）将SOF文件转化为JTAG间接配置文件 用JTAG模式对配置器件EPCS1进行间接编程 2．下载JTAG间接配置文件 3、USB Blaster编程配置器件使用方法 安装USB驱动程序 3、USB Blaster编程配置器件使用方法 设置JTAG硬件功能 将原理图设计生成一个底层的单独元件（Symbol） 1. 构建元件符号 从当前工程路径中调入元件CNT10 2. 构建顶层文件 2.4.1 8位十进制计数器的设计 八位十进制频率计顶层设计原理图文件 2. 构建顶层文件 两位十进制频率计顶层设计原理图文件 3. 功能分析 74374真值表 3.4.1 8位十进制计数器的设计 仿真激励波形图，或称矢量波形文件 4. 全程编译 5. 时序仿真 仿真波形图（enb不同脉宽） 仿真波形图（enb相同脉宽） 3.4.2 硬件测试与实验 将引脚nCEO设定为I/O口 3-1. 归纳利用QuartusII进行原理图输入设计的流程。 3-2. 参考Quartus?II的Help，详细说明Assignments菜单中Settings对话框的功能。 （1）说明其中的Timing Requirements Qptions的功能、使用方法和检测途径。 （2）说明其中的Compilation Process的功能和使用方法。 （3）说明Analysis Synthesis Setting的功能和使用方法，以及其中的Synthesis Netlist Optimization的功能和使用方法。 （4）说明Fitter Settings中的Design Assistant和Simulator功能，举例说明它们的使用方法。 3-3. 概述Assignments菜单中Assignment Editor的功能，举例说明。 3-4. 传统数字电路实验中，常用插导线的方法连接元件电路。根据已掌握的知识试说明，此种设计方法对系统的正常运行有何不利，为什么？ 3-5. 时序仿真和功能仿真有何异同点？ 3-6. 建立时序仿真中VWF文件的激励波形有何需要注意之处？ 3-7. 为什么要FPGA配置器件？对专用配置器件EPCS1，有几种编程方法？如何进行？ 3-8. 如何构建一个多层次设计工程？ 3-9. 在什么情况下必须对设计锁定引脚？锁定引脚有几种方法？如何完成？ 3-10. 详细说明图3-43中各信号波形的功能，并说明，如果没有CLR信号，enb第4个高电平脉冲后，Q等于几？。说明图2-50所示的频率计中的CLR控制信号有何作用。 3-11. 提出两个新方案，取代图2-46电路的功能（注，输出波形不一定与图3-49相同，但必须能用于图2-50的频率计的正确控制） 3-12. 提出一个新方案，取代图2-4的功能。 3-13．基于QuartusII设计平台，用74148和与非门实现8421BCD优先编码器（止于时序仿真）。 3-14．基于QuartusII设计平台，用3片74139组成一个5-24线译码器（止于时序仿真）。 3-15．基于QuartusII设计平台，用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示（止于时序仿真）。 2-16．基于QuartusII设计平台，设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮（止于时序仿真）。 3-17．基于QuartusII设计平台，自选prim和mf库中的元件设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。 3-18．基于QuartusII设计平台，用D触发器构成按循环码(000-001-011-111-101-100-000)规律工作的六进制同步计数器（止于时序仿真）。 3-19．基于QuartusII设计平台，应用4位全加器和74374构成4位二进制加法计数器（止于时序仿真）。 （5）进行功能仿真设置 设置输入信号后保存文件