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基于Verilog的数字钟设计 摘要关键词：Abstract The design for a multi-functional digital clock, with a year, month, day, hours, minutes and seconds count display to a 24-hour cycle count; have proof functions and the whole point timekeeping function.The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in plusII tools environment, a top-down design, by the various modules together build a FPGA-based digital clock. The main system chips used EP2C8Q8208, make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable logic device to download verification, the system can complete the year, month, day and the hours, minutes and seconds respectively, using keys to modify, cleared , start and stop the digital clock. Keywords: digital clock; hardware description language; Verilog HDL 目 录 摘 要 I Abstract II 第一章 绪论 1 1.1 概述 1 1.2 FPGA发展现状 1 1.3 本文研究的意义 2 1.4 课题研究的内容 2 第二章 字时钟的基本理论 3 2.1 主程序结构和流程 3 2.2 设计原理 4 原理图介绍 4 Atium Designer6.9介绍 4 Verilog HDL介绍 5 分析计算 6 第三章 数字时钟的软件设计 6 3.1 开发软件介绍 6 3.2代码生成BDF图 6 第四章 单元电路设计 8 4.1 分频代码设计 8 4.2 毫秒代码设计 8 4.3 秒代码设计 9 4.4 分代码设计 9 4.5 复位代码设计 10 4.6键盘代码设计 10 4.7 数码管显示代码设计 10 数码管位码设计 10 段码设计 11 结论 12 参考文献 13 附录1 14 附录2 19 致谢 21 第绪论 1.1 概述 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电SIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。 1.2 FPGA的发展现状 事实上90年代后期FPGA市场就已经过一番激烈整合，许多业者不是退出PLD 可程序