Verilog硬件描述语言门级和数据流建模教学文稿.ppt

西安邮电大学微电子系;前言 ; 对于数字系统的逻辑设计工程师而言，熟练地掌握门级、RTL级、算法级、系统级是非常重要的。而对于电路基本部件（如门、缓冲器、驱动器等）库的设计者而言，则需要掌握用户自定义源语元件（UDP）和开关级的描述。 本章我们将通过实际的Verilog HDL模块的设计来学习如何从门级抽象的角度来设计数字电路。 ?;3.1 门级结构描述;下面列出了八个基本的门类型（GATETYPE）关键字和它们所表示的门的类型：? and 与门 nand 与非门 nor 或非门 or 或门 xor 异或门 xnor 异或非门 buf 缓冲器 not 非门? 门的说明语法可以用标准的声明语句格式和一个简单的实例引用加以说明。 ;门声明语句的格式如下：? 门的类型[驱动能力延时]门实例1，门实例2，…门实例n;? 门的类型是门声明语句所必需的，它可以是Verilog HDL语法规定的26种门类型中的任意一种。驱动能力和延时是可选项，可根据不同的情况选不同的值或不选。在verilog中通过“实例引用”这些逻辑门来构造电路。具体的例子:? nand #10 nd1(a,data,clock,clear);? 这说明在模块中引用了一个名为nd1的与非门（nand),输入为data、clock和clear,输出为a,输出与输入的延时为10个单位时间。;2. 门级结构描述实例： D触发器：? 下例是用Verilog HDL语言描述的D型主从触发器模块 ; 超前进位加法器;则： 推出 ;3.2数据流建模;连续赋值语句（assign）是verilog数据流建模的基本语句。 assign [delay] LHS_net=RHS_expression; 半加器的例子 module HalfAdder(A, B, Sum, Carry); input A, B; output Sum, Carry; assign Sum=A^B; assign Carry=AB; endmodule ;连续赋值语句的特点; 1、assign语的左值必须是一个线网而不能是寄存器。 2、assign语句总是处于激活状态，即:只要任意一个操作数发生变化，表达式就会被立即从新计算，并将结果赋给等号左边的线网。 3、操作数可以是线网型、寄存器型变量，也可以是函数调用。;隐式连续赋值 //普通连续赋值 wire out； assign out=in1in2； //隐式赋值实现同样功能 wire out = in1in2；;1、多路选择器： //用逻辑??程描述的多路选择器 module twomux (out, a, b, sl); input a, b, sl; output out; assign out =~sla | slb; endmodule ;//使用条件操作符描述的四选一多路选择器 module mux4_1 (out,i0,i1,i2,i3,s0,s1); output out; input i0,i1,i2,i3; input s0,s1; assign out =s1? ( s0? i3:i2) : (s0? i1:i0); endmodule;2、四位全加器 module fulladder4(sum,cout,a,b,cin); output[3:0] sum; output cout; input [3:0] a,b; input cin; assign {cout,sum} =a+b+cin; endmodule;如何检查上述例子其功能是否正确？ 需要有测试激励信号输入到被测模块 需要记录被测模块的输出信号 需要把用功能和行为描述的Verilog模块 转换为门级电路互连的电路结构（综合）。 需要对已经转换为门级电路结构的逻辑 进行测试（门级电路仿真）。 需要对布局布线后的电路结构进行测试。 （布局布线后仿真）。 ;;验证模块常见的形式： `timescale 时间单位/时间精度 module t; reg …; //声明连接变量 wire…; //声明连接变量 initial begin …; …; …; end … …//产生测试信号 always #delay begin …; end … …//产生测试信号 Testedmd m(.in1(ina), .in2(inb), .out1(outa), .out2(outb) ); //被测模块的实例引用 initial begin ….; ….