电子设计主动化-lzs-课程总结[精品].pptVIP

第一章 EDA技术简介;EDA基本概念;EDA发展历程 ;Top-down;典型的EDA设计流程;VHDL 仿真器;第二章 可编程逻辑器件基础;可编程逻辑器件的分类;一.电路符号表示;二.与-或阵列;CPLD/FPGA的结构特点;CPLD/FPGA的比较;;第三章 VHDL基本概念;VerilogHDL与VHDL的比较 ;VHDL语言的程序结构; “实体说明”部分给出了器件nand2的外部引脚(PORT)，如图所示。a、b为输入引脚，y为输出引脚，数据类型均为BIT。BIT指的是1位二进制数，只有2两种逻辑取值“0”和“1”。;实体说明;一、类属参数说明语句(GENERIC) ;二、端口说明(PORT) ;一、结构体的一般书写格式 ;一、库 (LIBRARY) ;二、程序包 ;库 名;配置;第四章 VHDL词法基础;VHDL文字规则; VHDL常用的数据类型可以分成4类：标量型、符合型、存取型和文件型。这些数据类型又可分成预定义数据类型和自定义数据类型。 ;; ②操作符之间有优先级别。当一条VHDL语句中含有多个操作符时，需??使用括号将这些操作符分组，优先级别高的操作符首先被执行。所以在编程时应注意括号的正确使用。;数据对象;第五章 VHDL基本语句;VHDL的顺序语句 ;1．赋值语句;2．IF语句; 第三种格式(多分支结构) IF 条件表达式 THEN 顺序语句; ELSIF 条件表达式 THEN 顺序语句; … ELSE 顺序语句; END IF;;3．CASE语句;4．LOOP语句;;;VHDL的并行语句 ;进程语句的书写格式为： ; (3)进程说明语句。进程说明语句用于对该进程内所用到的“局部数据”进行定义(如常数、变量、信号等)，这里所说的“局部数据”就是该数据只对本进程有效，只能用于本进程内，不可用于其他进程或并行语句中。若想把“局部数据”带出进程，则必须把该数据传递给“全局信号”(在结构体说明语句或实体说明部分所定义的信号)，由“全局信号”带出该进程并可为其他进程或并行语句所使用。 ;3、并行信号赋值语句 ;(2)选择信号赋值语句 ;(3)条件信号赋值语句 ; 元件例化语句通常由元件声明和元件例化两部分组成。语句书写格式如下： ;①第一部分的“元件声明”，是对预先设计好的元件的定义语句，相当于对一个已有的设计实体进行封装，使其只留出对外的接口界面，也就像一个集成芯片只对外留出几个引脚一样。“类属表”可定义一些参数；“端口信息”可列出已有元件端口的名称、模式、数据类型。该部分可放在结构体中“语句说明部分”。 ;③已有元件的“端口名”与当前系统的“连接端口名”的关联描述有两种方式。 一种是上述方式，在这种方式下，已有元件的“端口名”、关联符号“=”都是必须存在的，“端口名=连接端口名”在PORT MAP语句中的位置可以是任意的； 另一种是位置关联方式，在这种方式下，“端口名”和“=”都可省去，在PORT MAP子句中只列出当前系统中的“连接端口名”即可，但要求“连接端口名”的排列顺序与“元件声明”中已有元件“端口信息”中所列的端口名排列顺序相同，书写格式为 例化名:元件名 PORT MAP(连接端口名1, 连接端口名2,…);;5．生成语句(GENERATE) ;第六章 VHDL程序设计实践;组合逻辑设计;时序逻辑设计;时钟的描述;时钟信号作为触发信号(1);时钟信号作为触发信号(2);时钟信号作为同步信号;复位电路;时序逻辑设计;有限状态机设计;Moore型有限状态机; Mealy型有限状态机的输出信号不仅与当前状态有关，而且还与所有的输入信号有关，即可以把Mealy型有限状态机的输出看成是当前状态和所有输入信号的函数。;数字系统设计实例; 【例3-4】试用VHDL语言描述下图所示电路。 ;【例4-1】 … SIGNAL a,b,c:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL d,e,f,g: STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL h,i,j,k: STD_LOGIC; SIGNAL l,m,n,o,p:BOOLEAN; BEGIN a=b AND c;--a、b、c均为4位长的位矢量 d=e OR f OR g;--两个操作符OR相同，不需括号 h=(i NAN