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verilog辩论赛计时器
Module bianlunsai(clk,led_seg,led_sel,k,hold,line,row,led_shan,reset);
input clk,k,hold,reset;//k为拨码开关,hold是开始、暂停计时的开关
output[7:0]led_seg,led_sel,led_shan;
output[15:0]line;
output[7:0]row;//row是c点阵列选择
reg[15:0]line;//line是d点阵行选择
reg[7:0]row;
wire f1;
reg[0:7]led_seg;
reg[7:0]led_sel;
reg[7:0]led_shan;
integer n,t,l,i;
reg f2,h,zl,fl,f3;
reg[3:0]Zs,Zs2,Zm,Fs,Fs2,Fm;//Zs表示正方的秒，Fs表示反方的秒，Zm表示正方的分，Fm表示正方的分
reg[7:0]a,b,c,d;
reg[3:0]switch;
good g(.clk(clk),.f1(f1));//模块的调用
always @(posedge clk) //分频模块
begin
if(hold)
begin n=n;end
else
begin
if(n==9999999)
begin n=0;f2=~f2;end
else
begin n=n+1;end
end
end
always @(posedge clk)
begin
if(i==999999)
begin i=0;f3=~f3;end
else
begin i=i+1;end
end
always@(posedge f2)
begin
if(reset)
begin
a=0;
c=0;
b=0;
d=0;
end
else
begin
if(k)
begin
if(b=3)
begin a=0;b=0;end
else
begin
if(a=59)
begin b=b+1;a=0; end
else
begin a=a+1;end
end
end
else
begin
if(d=3)
begin c=0;d=0;end
else
begin
if(c=59)
begin d=d+1;c=0; end
else
begin c=c+1;end
end
end
end
end
always@(clk)
begin
Zm=b;
Zs=a%10;
Zs2=a/10;
Fm=d;
Fs=c%10;
Fs2=c/10;
end
always@(posedge f2)
begin
if(a=50b=2) //当正方时间快用完信号来临时候，使点阵闪烁
begin
zl=~zl;
end
if(c=50d=2) //当反方时间快用完信号来临时候，使点阵闪烁
begin
fl=~fl;
end
end
always @(posedge f1)
begin
case(switch)
0:begin
case(Zs)//
4b0000: begin led_seg=8led_sel=8switch=b001;end
4b0001: begin led_seg=8led_sel=8switch=b001;end
4b0010: begin led_seg=8led_sel=8switch=b001;end
4b
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