基于EDA技术的数字频率计设计.doc

毕业设计 题目基于EDA技术的数字频率计设计 学生姓名 学号 班 级 专 业 应用电子技术 分 院 工程技术分院 指导教师 目 录2 摘要3 绪论4 1设计目的5 11 设计要求5 12 设计意义5 2频率计的设计原理7 21频率计测量频率的设计原理7 22频率计测量周期的原理8 3频率计测量频率的层次化设计9 31 4位十进制计数器模块9 32 控制模块设计13 33 分频模块的设计24 34 译码模块28 35量程自动切换模块38 4频率计测量频率的顶层设计和仿真41 5频率计测量周期的层次化设计43 51计数模块43 52译码模块43 53分频模块48 54控制模块48 55量程自动切换49 6顶层电路原理图设计53 结束语56 参考文献57 致谢语58 摘要EDA的频率计的设计方法此方法采用现代自顶向下的VHDL设计技术和原理图描述方法分别用VHDL语言完成计数模块译码模块分频模块控制模块量程自动切换模块的程序设计再根据频率计数计的功能要求实现要求完成整个系统电路的原理图方法实现用EDA技术设计频率计大大的简化了电路拍构的复杂性又能提高电路的称定性可通过修改程序来达到改变量程的目的 12 设计意义 频率计是电子技术中常用到的一种电子测量仪器我们以往用的频率计大都是采用单元电路或单片机技术设计的采用传统的手工设计发展而来的自底向上的设计方法本设计采用自顶向下的设计方法整个设计是从系统顶层开始的结合模拟手段可以从一开始就掌握所实现系统的性能状况结合应用领域的具体要求在此时就调整设计方案进行性能优化或折衷取舍随着设计层次向下进行系统性能参数将得到进一步的细化与确认随时可以根据需要加以调整从而保证了设计结果的正确性缩短了设计周期设计规模越大这种设计方法的优势越明采用VDHL编程设计实现的数字频率计除被测信号的整形部分键输入部分和数码显示部分以外其余全部在一片FPGA芯片上实现整个系统非常精简而且具有灵活的现场可更改性在不更改硬件电路的基础上对系统进行各种改进还可以进一步提高系统的性能该数字频率计具有高速精确可靠抗干扰性强和现场可编程等优点 2频率计的设计原理 21 频率计测量频率的设计原理 1频率计测量频率的原理 频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲然后设计计数器对整形后的脉冲在单位时间内重复变化的次数进行计数计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来需要设计控制电路产生允许计数的门闸信号计数器的清零信号和锁存器的锁存信号使电路正常工作再设计一个量程自动转换电路使测量范围更广 2频率计测量频率的原理图 频率计测量频率的原理图如图2-1所示 图2-1频率计测量频率的原理图 22 频率计测量周期的原理 1频率计测量周期的原理 频率计测量周期需要设计整形电路使被测周期性信号整形成脉冲然后设计计数器对基准信号在被测信号一个周期内重复变化的次数进行计数计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来需要设计控制电路产生允许计数的使能信号计数器的清零信号和锁存器的锁存信号使电路正常工作再设计一个量程自动转换电路使测量范围更广 2频率计测量周期的原理图 频率计测量周期的原理图如图2-2所示 图2-2 频率计测量周期的原理图 3频率计测量频率的层次化设计 31 4位十进制计数器模块 4位十进制计数器模块包含4个级联十进制计数器用来对施加到时钟脉冲输入端的待测信号产生的脉冲进行计数十进制计数器具有集束使能清零控制和进位扩展输出的功能使能信号和清零信号由闸门控制模块的控制信号发生器所产生来对4个级联十进制计数器周期性的计数进行控制 1 十进制计数器元件的设计 十进制计数器的程序如下 library ieee use ieeestd_logic_1164all use ieeestd_logic_unsignedall entity jishu10 is port clkrstenin std_logic cqout std_logic_vector 3 downto 0 coutout std_logic end jishu10 architecture behav of jishu10 is begin proc