数字跑表VerilogHDL程序.doc

数字跑表VerilogHDL程序 顶层模块 module paobiao(CLK,CLR,PAUSE,CLK,CLK1); input CLK,CLK1; // 100Hz基准时钟，1kHz数码管扫描时钟 input CLR, PAUSE; output[3:0] MSH,MSL,SH,SL,MH,ML; reg[3:0] MSH,MSL,SH,SL,MH,ML; wire[3:0] dec_in; jishi jishi(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML); count10 count10(CLK,CLK1); decode4_7 decode4_7(decodeout,dec_in); segscan segscan(dec_in,MSL,MSH,SL,SL,ML,MH); endmodule 时基分频器模块 module count10(CLK,CLK1); input CLK1; output CLK; reg[4:0] qout; always @(posedge CLK1) begin if(qout9) qout=qout+1; else qout=0; end assign CLK=(qout==9)?1:0; endmodule 计时器模块 /*信号定义 CLK： 时钟信号； CLR： 异步复位信号； PAUSE： 暂停/启动信号； MSH，MSL：百分秒的高位和低位； SH，SL： 秒信号的高位和低位； MH，ML： 分钟信号的高位和低位。*/ module jishi(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML); input CLR, CLK, PAUSE; output[3:0] MSH,MSL,SH,SL,MH,ML; reg[3:0] MSH,MSL,SH,SL,MH,ML; reg cn1,cn2; //cn1为百分秒向秒的进位，cn2为秒向分的进位 //**********百分秒计数进程，每计满100，cn1产生一个进位1********** always@(posedge CLK or posedge CLR) begin if(CLR) begin //异步复位 {MSH,MSL}=8h00; cn1=0; end else if(!PAUSE) //PAUSE为0时正常计数，为1时暂时计数 begin if(MSL==9) //百分秒低位是否为9 begin MSL=0; if(MSH==9) begin MSH=0; cn1=1; end else MSH=MSH+1; cn1=0; end else begin MSL=MSL+1; cn1=0; end end end //**********秒计数进程，每计满60，cn2产生一个进位********** always@(posedge cn1 or posedge CLR) begin if(CLR) //异步复位 begin {SH,SL}=8h00; cn2=0; end else if(SL==9) //低位是否为9 begin SL=0; if(SH==5) begin SH=0; cn2=1; end else SH=SH+1; cn2=0; end else begin SL=SL+1; cn2=0; end end //**********分钟计数进程，每计满60，系统自动清零********** always@(posedge cn2 or posedge CLR) begin if(CLR) //异步复位 begin {MH,ML}=8h00; end else if(ML==9) begin ML=0; if(MH==5) begin MH=0;