DDR1amp;2amp;3信号完整性测试分析技术探析.pdf

维普资讯 第 25卷 第9期 国 外 电 子 测 量 技 术 Vo1．25．No．9 2006年 9月 ForeignElectronicMeasurementTechnology SeP．，2006 DDR1＆2＆3信号完整性 安捷伦科技 孙灯亮 1 DDR123总线概览 DDR全名为DoubleDataRateSDRAM ，简称 为DDR。DDR技术 已经发展到了DDR3，理论上 速度可 以支持到 1600MT／s。DDR总线走线数量 多、速度快、操作复杂、探测困难，给测试和分析带来 了巨大的挑战。 DDR本质上不需要提高时钟频率就能加倍提 高 SDRAM 的速度，它允许在时钟的上升沿和下降 沿读出数据，因而其速度是标准 SDRAM 的两倍。 图1 DDR总线的体系结构 至于地址与控制信号则与传统SDRAM相同，仍在 时钟上升沿进行数据的判断。 和DQ都是三态信号，在 PCB走线上双向传输，读 许多计算机使用时钟频率为533MHz的DDR2 操作时，DQS信号的边沿在时序上与DQ的信号边 内存，更先进的DDR2内存正在 日益普及，它的时 沿处对齐，而写操作时，DQS信号的边沿在时序上 钟频率在400～800MHz之间，新的DDR3内存的 与DQ信号的中心处对齐，如图2所示。这就给测 时钟频率则可 以工作在 800～ 1600MHz之间。 试验证带来了巨大的挑战：把 “读”信号与 “写”信号 DDR3内存芯片还有另外一个优点：更低的能耗，它 分开是非常困难的。 的运行电压是 1．5V，低于 DDR2内存芯片的1．8V Commendclockiscontinu0us 和DDR1内存芯片的2．5V。在使用电池的设备中 能够延长电池续航时间，因为能耗低，产生的热量也 就少，从而对冷却的要求也就低一些。 DDR2 3几个新增特性的含义是：ODT(On DieTermination)，DDR1 匹 配 放 在 主 板 上 ， DDR23把匹配直接设计到DRAM 芯片内部，用 Strobeisectiveonly Reedeye Writeeyecentered 来改善信号品质。OCD(OffChipDriver)是加强上 duringdetaburst straddlestsrobe ontsrobe 下拉驱 动的控 制功能，通过减小 DQS与 ／DQS 图2 DDR总线 “读”“写”操作时序 (DQS是数据 Strobe，源同步时钟，数据的1和0由 IbQs作为时钟来判断)Skew(时滞)来增加信号的 图2中，Addr／CmdBus是地址 ／命令总线，都 时序容限(TimingMargin)。PostedCAS是提高总 是时钟的上升沿有效，其 中命令 由：／cs(片选)，／ 线利用率的一种方法。AL(AdditiveLatency)技术 RAS，／CAS，／WE(写使能)决定，比如：“读”命令 是相对于外部CAS，内部CAS执行一定的延时。 为：LHLH，“写”命令为：LHII等。操作命令很 图1是DDR总线的体系结构。其中DQS是源 多，主要是 NOP(空超作)，Active(激活)，Write， 同步时钟，在接收端使用 DQS来读出相应的数据