2013-2014《数字逻辑》自测题-(答案).pptVIP

16.写出电路的状态方程，画出电路初态为0时，输出Q的波形图。 J Q CP K X clk Q Q (t+1) = CLK X Q 四、设计题 1. 根据给定电路，建立其Verilog HDL门及描述模型。（10分） =1 =1 =1 ≥1 ≥1 F3 F2 F1 A B C D 2. 用Verilog HDL描述满足下列要求的3—8译码器：（10分） （1）一个低有效使能端； （2）译码输出高有效。 module design1(A,B,C,D,F1,F2,F3); input A,B,C,D; output F1,F2,F3; wire W1,W2,W3; xor X1(W1,A,B), X2(W2,C,D), X3(F3,W1,W2); and A1(W3,A,B,C,D); nor ON1(F1,A,B,C,D), ON2(F2,F3,F1,W3); endmodule 2. 用Verilog HDL描述满足下列要求的3—8译码器：（10分） （1）一个低有效使能端； （2）译码输出高有效。 3. 用Verilog HDL描述一个高有效使能的8位四选一。要求先画出模块框图， 再进行描述。（8分） en sel[1:0] d0[7:0] f[7:0] d1[7:0] d2[7:0] d3[7:0] 4. 用Verilog HDL描述一个代码转换电路，要求如下：（8分） （1）电路输入为8421码，电路输出为2421码； （2）电路具有一个高有效使能端； （3）电路有一个输出标志，当使能无效或输入伪码时，该标志为1；否则为0。 5. 用Verilog HDL描述一个8位数据并行传输时，符合奇校验约定的校验位发生器。（5分） 6. 用Verilog HDL描述一个具有低有效异步置位、异步清零的上升沿JK触发器。（6分） module oddcheck(data,check); input [8:1] data; output check; assign check=~(^data); endmodule 7. 用Verilog HDL描述一个具有高有效同步置位、同步清零的下升沿D触发器。（5分） module Dff_1(clk,clr,set,d,q) ; input clk, clr, set, d ; output q ; reg q ; always @(negedge clk ) if (clr==1) q=0 ; else if (set==1) q=1 ; else q=d ; endmodule 8. 用Verilog HDL描述一个满足下列要求的计数器。（10分） （1）下降沿（0~47）10 加1计数； （2）电路具有一个低有效的异步清零端； （3）电路具有一个高有效的计数使能端； （4）电路具有一个高有效的循环进位（RCO）输出端。 9. 用Verilog HDL描述一个余3码可逆计数器。当x=0时，加1计数；当x=1时， 减1计数。（8分） 10. 用Verilog HDL描述一个左移循环一个“0”的4位环形计数器。要求先画出能自启 动的状态图，再进行描述。（10分） q[3:0] 1110 1101 1011 0111 module xuhuan_0_l(clk, q) ; input clk ; output [3:0] q ; reg [3:0] q ; always @ (posedge clk) case (q) 4’b1110: q=4’b1101 ; 4’b1101: q=4’b1011 ; 4’b1 011: q=4’b0111 ; 4’b0111: q=4’b1110 ; default : q=4’b1110 ; endcase endmodule 其它 11. 用Verilog HDL描述一个4位右移扭环形计数器。要求先画出能自启 动的状态图，再进行描述。（10分） module niu_4(clk, q) ; input clk ; output [3:0] q ; reg [3:0] q ; always @ (posedge clk) case(q) 4’b0000:q=4’b100