武大电气数字电路实验报告.docx

数字电路实验报告年级：姓名：学号：实验一 组合逻辑电路分析一、实验目的掌握逻辑电路的特点学会根据逻辑电路图分析电路的功能二、实验原理74LS00集成片有四块二输入与非门构成，逻辑表达式为。74LS20由两块四输入与非门构成。逻辑表达式为。三、实验内容根据下列实验电路进行实验：将上述逻辑关系记录于下列表格中：ABCDY00000000100010000111010000101001100011111000010010101001011111001110111110111111分析下图电路的密码密码锁开锁的条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为”1”,将锁打开。否则，报警信号为”1”，接通警铃。得出真指标如下：ABCCY00000000100010000110010000101001100011101000010011101001011011000110101110011110由真值表可知此密码锁的密码是“1001”。实验二 组合逻辑实验(一)——半加器和全加器一、实验目的熟悉用门电路设计组合电路的原理和方法步骤。预习内容复习用门电路设计组合逻辑电路的原理和方法。复习二进制的运算。利用下列元器件完成：完成用“异或”门、“与或非”门、“与非”门设计全加器的逻辑图。完成用“异或”门设计的3变量判奇电路的原理图。二、实验原理1、半加器半加器是算术运算电路中的基本单元，是完成1位二进制数相加的一种组合逻辑电路。如果只考虑了两个加数本身，而没有考虑低位进位的加法运算，称为半加器。实现半加运算的电路称为半加器。两个1位二进制数的半加运算可用如下真值表所示。输入输出ABCS0000010110011110其中，A、B是两个加数，S表示和数，C表示进位数。有真值表可得逻辑表达式：由上述表达式可以得出由异或门和与门组成的半加器。2、全加器全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。根据全加器的功能，可列出它的真值表。输入输出ABCiCoS0000000101010010111010001101101101011111其中A和B分别是被加数及加数，Ci为低位进位数，S为本位和数（称为全加和），Co为向高位的进位数。得出全加器逻辑表达式：3、集成4位超前进位加法器74HC283由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决定，而与低位的进位无关。三、实验内容1、用异或门、与或非门、与非门组成全加器，电路图如下图所示：图2-1 全加器实验结果填入下表中：被加数A0011加数B0101新进位C0001和S01102、用异或门设计3变量判奇电路，要求变量中1的个数为奇数时，输出为1。否则为0。实验电路图如下图所示。图2-2 三变量判奇电路实验结果填入下表中：输入入入出L011010013、用异或门、与或非门、与非门组成全加器，电路实验图如下。图2-3 全加器被加数A数B级进位Ci-100001111和S进位Ci000101114、“74LS283”全加器逻辑功能测试测试结果填入下表:被加数A4A3A2A10 1 1 11 0 0 1加数B4B3B2B10 0 0 10 1 1 1前级进位C00或10或1和S4S3S2S110000001新进位C401实验三 组合逻辑实验（二）数据选择器和译码器的应用一、实验目的熟悉数据选择器和数据分配器的逻辑功能和掌握其使用方法。二、实验原理数据选择器74LS151工作原理数据选择器又称多路转换器或称多路开关，其功能是从多个输入数据中选择一个送往唯一通道输出。74LS151互补输出的8选1数据选择器,其引脚图如下图所示.使能端时，不论状态如何，均无输出，多路开关被禁止。使能端时，多路开关正常工作，据地址码的状态选择中某一个通道的数据输送到输出端Q。数据分配器3-8线译码器74LS138工作原理在译码器是能段输入数据信息，器件就成为一个数据分配器，如图所示为74LS138的引脚图。该译码器共有3位二进制输入A、B、C，共8种状态的组合，即可译出8个输出信号，输出为低电平有效。另外三个是使能端，当端接高电平，、接地电平时，译码器处于工作状态。三、实验内容1、数据选择器的使用当使能端EN=0时，Y是、、和输入数据的与或函数，其表达式为：（表达式1）。式中是、、构成的最小项，显然当时，其对应的最小项在与或表达式中出现，当时，其对应的最小项就不出现，利用这一点，不难实现组合电路。将数据选择器的地址信号、、作为函数的输入变量，数据输入作为控制信号，各最小项