常见数字电路设计.pptx

第一部分 数字系统设计概论 第二部分 CPLD/FPGA 第三部分 Verilog HDL 第四部分 上机实验 ;第三部分 Verilog HDL ; 一、初识 Verilog HDL 二、Verilog HDL 语法基础 三、Verilog HDL 行为语句 四、数字电路Verilog 设计;四、数字电路Verilog 设计;目标：;例1：;三种设计风格：;例1：;;例1：; 数据流描述 module mux4_1 (out, in1, in2, in3,in4，ct1，ct2)；　　　 input in1, in2, in3,in4，ct1，ct2; output out; 　 assign out= ( in1~ ct1 ~ ct2) ∣( in2 ~ ct1 ct2 ) ∣ ( in3 ct1 ~ ct2) ∣ ( in4 ct1 ct2 )； 　 endmodule; 行为描述 module mux4_1b (out, in1, in2, in3,in4，ct1，ct2)；　　　 input in1, in2, in3, in4，ct1，ct2; output out; reg out;　 always@( ) out= ( in1~ ct1 ~ ct2) ∣( in2 ~ ct1 ct2 ) ∣ ( in3 ct1 ~ ct2) ∣ ( in4 ct1 ct2 )； 　 endmodule;例2：三态门;例3：设计一个3线-8线译码器，输出低电平有效;;例4：设计一个3线-8线优先编码器，输入高电平有效，输出为原码;;;;;组合逻辑电路设计小结;例1：设计一个同步低电平清零、上升沿触发的D触发器;module DFF(q,qn,d,clk, reset); output q,qn; input d,clk, reset; reg q,qn; always @(posedge clk ) begin if(!reset) begin q=0; qn=1; end else begin q=d; qn=~d; end end endmodule;例2：设计一个下降沿触发的JK触发器;练习1：设计一个上升沿触发的8位数据寄存器;练习2（作业） 把上例变成带异步低电平有效清零端的数据寄存器;例3：分析如下电路的功能;;时序电路设计小结;三、多层次结构电路设计;例1：问题提出：;module HA(A,B,S,C); input A,B; output S,C; assign s=A^B, C=AB; endmodule ;※模块的调用（重点） 调用格式：模块名称　 实例名（信号端口） ※信号端口??以通过位置或名称关联；但是关联方式不能够混合使用。 位置关联: （端口1,端口2,端口3,…. ）； 名称关联: （.被调用模块端口名称1(端口名称1), .模块端口名称2(端口名称2), .....）；;1位全加器的编程: module FA(A,B,C,Sout,Cout); input A,B,C; output Sout,Cout; HA h1(A,B, S1,C1); //通过位置相关连 HA h2(.A(S1), .B(C) , .S(Sout), .C(C2)); //