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第 三讲 门级与结构建模 内容： 结构建模分类 Verilog内建基本门 门级结构建模 门延迟 用户模块结构建模 模块仿真入门 结构建模分类 结构建模分类 结构建模侧重反映模块内部的结构组成。 门级建模 由基本逻辑门级元件互连而成的具有一定功能的电路模块。 开关级建模（不讲） 是构成VerilogHDL对硬件设计最低层次的描述。通常的综合工具不支持开关级描述。 用户定义原语建模（不讲） 由用户定义基础元件互连而成的具有一定功能的电路模块。 用户定义模块建模 由用户定义模块互连而成的具有一定功能的电路模块。 门的类型 逻辑电路可以使用逻辑门来设计。Verilog语言通过提供预定义的逻辑门源于来支持用户使用逻辑门设计电路。调用（实例引用）这些门级原语与调用（实例引用）自己定义的模块相同，两者的区别仅仅在于门级原语是预定义的，可以直接使用而无需声明。 Verilog内建基本门 多输入门：and, nand, or, nor, xor, xnor 多输出门：buf, not 三态门：bufif0, bufif1, notif0,notif1 上拉、下拉电阻：pullup, pulldown MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1 多输入门 多输入门具有单个输出，2个或多个输入，如图： 内建多输入门 与门(and) 与门真值表： 与非门(nand) 与非门真值表： 或门(or) 或门真值表： 或非门(nor) 或非门真值表： 异或门(xor) 异或门真值表： 异或非门(xnor) 异或门真值表： 多输出门 多输出门具有单个输入，1个或多个输出，如图： 内建多输出门 内建三态门 内建三态门真值表 门级结构建模 4选1多路选择器的门级结构建模 module MUX4x1 (Z , D0 , D1 , D2 , D3 , S0 , S1) ; output Z; //端口说明 input D0 , D1 , D2 , D3 , S0 , S1; //端口说明 wire T1,T2, T3, T4; //内部线网说明，缺省说明 S0bar, S1bar and (T0 , D0 , S0bar , S1bar) , // 4个与门 (T1 , D1 , S0bar , S1) , (T2 , D2 , S0 , S1bar) , (T3 , D3 , S0 , S1) ; not (S0bar , S0) , // 2个非门 (S1bar , S1) ; or (Z , T0 , T1 , T2 , T3) ; // 1个或门 endmodule 门延迟 在实际电路中任何一个逻辑门输入到输出都有延迟。 门延迟由三类延迟值组成： 1) 下降延迟：1、x、z 0 2) 上升延迟： 1 0、x、z 3) 截止延迟：输出从0、1、x 变化到 z 的延迟。 带有延迟定义的门实例引用的语法如下： gate_type [delay] [instance_name] (terminal_ list); 带门延迟的实例引用 无延迟值： not N1 (Qbar, Q) ; 因为没有定义时延，门时延为0。 1个延迟值： nand #6 (Out, In1, In2) ; 所有时延均为6，即上升时延和下降时延都是6。 2个延迟值： and #(3,5) (Out, In1, In2, In3 ) ;上升时延被定义为3，下降时延为5，转换到x的时延是3和5中间的最小值，即3。 3个延迟值：notif1 #(2,8,6) ( Dout, Din1, Din2) ;上升时延为2，下降时延为8，截止时延为6，转换到x的时延是2、8和6中的最小值，即2。 （最小：典型：最大