元件调用元件例化.ppt

EDA 技术 语法提高(1) 第九课 VHDL----语法入门(６) * * 任课教师： 畅福善 课前复习： EDA 技术 3、 数码转换电路的设计 1、 译码器与编码器的设计 2、 多路选择器与多路分解器的设计 4、 比较器的设计 6、三态门与双向接口电路的设计 5、只读存储器（ROM的设计） 元件调用 已有元件调用 方法：库调用 自制元件调用 方法：元件例化 元件例化是可以多层次的，在一个设计实体中被调用安插的元件本身也可以是一个低层次的当前设计实体，因而可以调用其他的元件，以便构成更低层次的电路模块。因此，元件例化就意味着在当前结构体内定义一个新的设计层次，这个设计层次的总称叫元件，但它可以以不同的形式出现。这个元件可以是已设计好的一个VHDL设计实体，可以是来自FPGA元件库中的元件，它们可能是以别的硬件描述语言，如Verilog设计的实体；元件还可以是IP核，或者是FPGA中的嵌入式硬IP核。 元件例化语句由两部分组成，前一部分是对一个现成的设计实体定义为一个元件，第二部分则是此元件与当前设计实体中的连接说明，它们的完整的语句格式如下： COMPONENT元件名IS GENERIC（类属表）； ——元件定义语句 PORT（端口名表）； END COMPONENT 文件名； 例化名：元件名PORT MAP（ ——元件例化语句 [端口名=]连接端口名，…); 何谓元件例化即将预先设计好的元器件（ VHDL设计实体、 Verilog设计的实体 IP软、硬核等）与当前的设计实体相连接，从而为当前设计实体引入一个新的低 一级的设计层次 以上两部分语句在元件例化中都是必须存在的。第一部分语句是元件定义语句，相当于对一个现成的设计实体进行封装，使其只留出对外的接口界面。就像一个集成芯片只留几个引脚在外一样，它的类属表可列出端口的数据类型和参数，端口名表或列出对外通信的各端口名。元件例化的第二部分语句即为元件例化语句，其中的例化名是必须存在的， 它类似于标在当前系统（电路板）中的一个插座名，而元件则是准备在此插座上插入的、己定义好的元件名。PORT MAP是端口映射的意思，其中的端口名是在元件定义语句中的端口名表中己定义好的元件端口名子，连接端口名则是当前系统与准备接入的元件对应端口相连的通信端口，相当于插座上各插针的引脚名。 元件例化语句中所定义的元件的端口名与当前系统的连接端口名的接口表达有两种方式，一种是名字关联方式。在这种关联方式下，例化元件的端口名和关联（连接）符号“=〉” 两者都是必须存在的。这时，端口名与连接端口名的对应式，在PORT MAP句中的位置可以是任意的。另一种是位置关联方式。若用这种方式，端口名和关联连接符号都可省，在PORT MAP子句中，只要列出当前系统中的连接端口名就行了，但要求连接端口名的排列方式与所需例化的元件端口定义中的端口名一一对应。 元件例化 例：调用Altera公司的库元件DFF（D触发器）和74151b（选择器） LIBRARY altera; USE altera.maxplus2.all;--、调用Altera元件库。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY components IS PORT (din,clk,crn,setn:IN STD_LOGIC; Qo:OUT STD_LOGIC; A,b,c,gn:IN STD_LOGIC;] D: IN STD_LOGIC_vector(7 DOWNTO 0); Y,wn:OUT STD_LOGIC); END; ARCHITECTURE a OF cdmponents IS BEGIN Dff1:DFF PORT MAP(d=din,q=qo,clk=clock,clrn=crn,prn=setn); Mux:a_74151b PORT MAQ(c,b,a,d,gn,y,wn); END a; 已有元器件器件调用 程序说明 1. altera库使用方法： LIBRARY altera; USE altera.maxplus2.ALL; 调用Altera公司的库元件dff、74151b。 2.