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Verilog HDL 数字系统设计 课程设计 课题：RISC_CPU设计与验证 第一章：RISC_CPU概述 5 1.1课题的由来和设计环境介绍 5 1.2什么是CPU 5 第二章：RISC_CPU结构 6 2.1 RISC_CPU整体结构 6 2.2 时钟发生器 7 2.2.1 时钟发生器的介绍 7 2.2.2 时钟发生器symbol 8 2.2.3 时钟发生器 RTL 8 2.2.4 时钟发生器源代码 8 2.2.5 时钟发生器测试代码 9 2.2.6 时钟发生器仿真波形 10 2.3指令寄存器 10 2.3.1 指令寄存器介绍 10 2.3.2 指令寄存器 symbol 11 2.3.3 指令寄存器 RTL 11 2.3.4 指令寄存器源代码 11 2.3.5 指令寄存器测试代码 12 2.3.6指令寄存器仿真波形 13 2.4 累加器 13 2.4.1 累加器介绍 13 2.4.2 累加器 symbol 13 2.4.3 累加器 RTL 14 2.4.4 累加器源代码 14 2.4.5 累加器仿真代码 14 2.4.6 累加器仿真波形 15 2.5 算术运算器 15 2.5.1 算术运算器介绍 15 2.5.2 算术运算器 symbol 16 2.5.3 算术运算器 RTL 17 2.5.4 算术运算器源代码 18 2.5.5 算术元算器测试代码 19 2.5.6 算术运算器仿真波形 20 2.6数据控制器 20 2.6.1 数据控制器介绍 20 2.6.2 数据控制器smybol 20 2.6.3 数据控制器 RTL 21 2.6.4 数据控制器源代码 21 2.6.5 数据控制器测试代码 22 2.6.6 数据控制器仿真波形 22 2.7 地址多路器 22 2.7.1地址多路器介绍 22 2.7.2 地址多路器 smybol 23 2.7.3 地址多路器 RTL 23 2.7.4 地址多路器源代码 23 2.7.5 地址多路器测试代码 23 2.7.6 地址多路器仿真波形 24 2.8程序计数器 24 2.8.1 程序计数器介绍 24 2.8.2 程序计数器 symbol 25 2.8.3 程序计数器 RTL 25 2.8.4 程序计数器源代码 25 2.8.5 程序计数器测试代码 26 2.8.6 程序计数器仿真波形 26 2.9 状态控制器 27 2.9.1 状态控制器介器 27 2.9.2 状态控制器 smybol 27 2.9.3 状态控制器 RTL 27 2.9.4 状态控制器源代码 27 2.9.5 状态控制器测试代码 28 2.9.6 状态控制器仿真波形 29 2.10状态机 29 2.10.1状态机的介绍 29 2.10.2 状态机 symbol 30 2.10.3 状态机 RTL 30 2.10.4状态机源代码 31 2.10.5 状态机测试代码 35 2.10.6 状态机仿真波形 36 2.11 CPU内核模块的整合 36 2.11.1 CPU内核原理图 36 2.11.2 CPU内核smybol 37 第三章 ：CPU外围模块的设计 37 3.1 地址译码器 37 3.1.1 地址译码器介绍 37 3.1.2 地址译码器 smybol 37 3.1.3 地址译码器 RTL 38 3.1.4 地址译码器源代码 38 3.1.5 地址译码器测试代码 38 3.1.6 地址译码器仿真波形 39 3.2 RAM 39 3.2.1 RAM的介绍 39 3.2.2 RAM smybol 39 3.2.3 RAM RTL 40 3.2.4 RAM 源代码 40 3.2.5 RAM 测试代码 40 3.2.6 RAM 仿真波形 42 3.3 ROM 42 3.3.1 ROM的介绍 42 3.3.2 ROM smybol 42 3.3.3 ROM的高阻化处理 42 3.4 I/O模块 43 3.4.1 I/O模块源代码 43 3.4.2 I/O模块 smybol 44 3.5 CPU外围模块连接电路原理图 44 3.6 烧录到FPGA上 45 第四章：CPU功能验证 45 4.1 CPU寻址方式和指令系统 45 4.2 HLT指令验证 46 4.3 SKZ指令验证 46 4.4 ADD指令验证 47 4.5 AND指令验证 47 4.6 LDA、STO、JMP指令验证 47 第五章：总结 48 参考文献: 48 第一章：RISC_CPU概述 1.1课题的由来和设计环境介绍 在本设计课程中，我们通过自己动脑筋，设计出CPU的软核和固核。这个CPU是一个简化的专门为教学目的而设计的RISC_CPU。 在设计中我们不但关心 CPU 总体设计的合理性， 而且还使得构成这个RISC_CPU的每一个模块不仅是可仿真的也都