【2018年必威体育精装版整理】微机原理第六章.pptVIP

* 例 分析下图74LS138各输出端的译码地址 (片选译码例) （旧P19 实验附3） 74LS138 3-8译码器 218H A Y0 B Y1 C Y2 G1 Y3 Y4 G2A Y5 Y6 G2B Y7 0 0 0 1 0 A3 A4 A5 +5V A6 A7 A8 A9 AEN IOR IOW PC总线 端口译码电路 * 1. 先确定与使能控制G1、G2A、G2B相连的各引脚 G1连+5V，始终有效 IOR、IOW任一为 0 G2A、G2B为0，则 A9 A8 A7 A6 ，AEN为 0 1 0 0 0 2. 再分析与选择控制C、B、A 相连的各引脚 3. 考虑到A2、A1、A0未参加译码，其值任意， 即A2A1A0的取值为000 ~ 111 4. 最后综合所有地址信号的取值，得出结论。 A5 A4 A3 C B A 0 0 0 Y0 0 0 1 Y1 0 1 0 Y2 0 1 1 Y3 1 0 0 Y4 1 0 1 Y5 1 1 0 Y6 1 1 1 Y7 分析： * 结论： * 200~207h 208~20Fh 210~217h 218~21Fh 220~227h 228~22Fh 230~237h 238~24Fh 74LS138 3-8译码器 A Y0 B Y1 C Y2 G1 Y3 Y4 G2A Y5 Y6 G2B Y7 0 0 0 1 0 A3 A4 A5 +5V A6 A7 A8 A9 AEN IOR IOW PC总线 端口译码电路 * ? 8088CPU最小模式下, I/O端口写周期时序 T1 T2 T3 T4 IO/M A15~A8 AD7~AD0 ALE WR DT/R DEN CLK A7 ~ A0 D7 ~ D0 8088 GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC A15 A16/S3 A17/S4 A18/S5 A19/S6 SSO MN/MX RD HOLD HLDA WR IO/M DT/R DEN ALE INTA TEST READY RESET A19~A16 /S6~S3 * (2) IBM PC/XT 总线上I/O端口的读、写周期 与读、写存储器的过程相似，不同之处： 1．IOR、IOW变低，CPU操作I/O端口。 2．端口的地址信号出现在A15~A0上， A19~A16全为低电平。 3. 增加了一个TW等待周期 * IBM PC/XT 总线上I/O端口读周期 当CPU 执行 IN 指令时，进入I/O端口读周期, 从指定的端口读入数据到CPU中。 I/O端口1 I/O端口2 I/O端口3 地址 译码 数据 缓冲 控制 电路 外 设 AB DB CB C P U * I/O端口读周期时序 D7 ~ D0 IOR A15~A0 ALE CLK T4 T1 T2 T3 Tw GND RESET +5V IRQ2 -5V DRQ2 -12V +12V GND MEMW MEMR IOW IOR DACK3 DRQ3 DACK1 DRQ1 DACK0 CLOCK IRQ7 IRQ6 IRQ5 IRQ4 IRQ3 DACK2 T/C ALE +5V OSC GND I/O CH CK D7 D6 D5 D4 D3 D2 D1 D0 I/O CH RDY AEN A19 A18 A17 A