[工学]chapter3MOSFET物理结构part1.pptVIP

VLSI设计导论 本章概要 集成电路工艺层 MOSFET CMOS工艺层 FET阵列设计 芯片物理设计实例 2.5Gbps收发器 芯片版图 3.1 集成电路工艺层 集成电路是将不同材料层按特定次序堆叠在一起形成的三维结构。 3.1 集成电路工艺层 3.1 集成电路工艺层 互连线的电阻和电容 逻辑门之间通过点对点的信号流路径传输数据 互连线不是一根简单的导线线，而是一个含有电阻、电容等寄生参数的复杂的几何形体。 通常将其等效为一个电阻和一个电容。 互联线的电阻 互联线几何结构 互联线的电阻 顶视图 互联线的电阻 折弯型电阻器的阻值计算 互联线的电容 电容符号 互联线的电容 电容存在于任意两个在电气上被分开的导体之间： 1.不同层之间的金属用绝缘体隔开； 2.同层之间的金属被绝缘体隔开； 3.第一层金属与半导体衬底之间用绝缘体隔开； 互联的电容 互联线电容几何结构 由互联线时间常数导致的时间延迟 3.2 MOSFET 3.2 MOSFET 3.2 MOSFET 3.2.1 Si的导电性载流子 半导体中的载流子类型 载流子：半导体中可自由移动的导电粒子 电子：带一个电子电量的负电荷-q 空穴：带一个电子电量的正电荷+q 3.2.1 Si的导电性半导体的导电类型 半导体的导电类型 n型半导体：Si中掺P、As，电子为多子，空穴为少 子，称P、As为施主（可提供电子，亦即释放电子），电子浓度≈施主浓度Nd p型半导体：Si中掺B ，空穴为多子，电子为少子，称B为受主（可提供空穴，亦即接收电子），空穴浓度≈受主浓度Na 掺杂的作用 掺入杂质的类型决定半导体的导电类型及载流子类型 掺入杂质的数量决定半导体的载流子数量（电阻率） 3.2.2 nFET和pFET 3.2.2 nFET和pFET n+、p+： +表示重掺杂 3.2.3 MOSFET中的电流 3.2.3 MOSFET中的电流I/V特性的推导（1） I/V特性的推导（2） I/V特性的推导（3） 三极管区的NMOS（0 VDS VGS－VT） 饱和区的MOSFET（VDS ≥ VGS－VT） MOSFET的I/V特性 NMOS管的电流公式 3.2.4 栅电容的驱动 3.2.4 栅电容的驱动 必须考虑的两个问题 由于器件和互连线的物理特性引起的开关延迟 电路中每次开关有需要能量转移，即产生功耗 作业 P82 1、3、5、8 截至区，VgsVTH 线性区,Vgs VTH VDS Vgs - VTH 饱和区,Vgs VTH VDS Vgs - VTH 单位面积栅氧化层电容 Driving the gate of a FET * 第3章 CMOS集成电路的物理结构 横向结构（版图）实例：435MHz 无线通信接收芯片 100MHz 总线收发器 芯片版图 互连层：单层、多层，连接有源器件，导体（Al，Cu，poly Si） 绝缘层：栅氧化层、场氧化层，形成栅电容、隔离有源器件及互连线，绝缘体（SiO2） 器件层：nFET、pFET，半导体（Si）材料 Two separate material layers Layers after the stacking process is completed. Addition of another insulator and a second metal layer. IC物理设计需确定 各层叠放次序：取决于工艺流程，由侧视图表征，加工厂家提供 各层图形形状与尺寸：取决于版图设计，由顶视图表征，IC设计者提供 由制造工艺决定 直线区按方块数计算，每个拐角按半方或给定数目计算 Geometry for calculating the line capacitance. Time delay due to the interconnect time constant. 版图形式 电路符号 S D G S D G nFET pFET 开关状态 断开(G=0，nFET；G＝1，pFET) 闭合(G=1，nFET；G＝0，pFET) 不连接 导电层 Layers used to create a MOSFET. Views of a MOSFET 漏区、源区、沟道区的材料有何区别？ nFET和pFET有何区别？ 沟道为何有时导电、有时不导电？ 3.2.1 Si的导电性 什么是半导体？ 导体：电阻率10-6~10-4Ω·cm，如Al、Cu、Au等 绝缘体：电阻率1010Ω·cm，如橡胶、陶瓷、塑料等 半导体：电阻率10-3~109Ω·cm，如Si、Ge、GaAs等 半导体的作用 导电能力受掺杂、温度、光照等因