[工学]数字逻辑.ppt

1 1 数据 使能 地址 1—4 多路分配器（DEMUX） （2）1—4 数据分配器的Verilog HDL模型 Y0 Y1 Y2 Y3 D X1 X0 数据输入 选择控制变量 输出 n_en 使能 1 — 4数据分配器 module demux1_4 (n_en, D, X, Y); endmodule input n_en, D; else Y=4’b0000; input [1:0] X; output [3:0] Y; reg [3:0] Y; always @ ( ) n_en or D or X if ( ~n_en ) case ( X ) 2’b00 : Y[0]=D; 2’b01 : Y[1]=D; 2’b10 : Y[2]=D; 2’b11 : Y[3]=D; endcase 1—4数据分配器的仿真验证 4.4 编码器（Encoder） 在数字系统中，采用机器状态对文字、符号、运算符、数字或 状态信号进行编码，形成与其对应的二进制代码。 编码器就是完成编码过程的逻辑电路。 编码器 . . . . . . m个需要进行 编码的信号。 n位二进制代码 m≤2n 设 计 模 型 一. 二进制编码器 用 n 位二进制代码对 m=2n 个信号进行编码的电路。 在任何时刻，编码器只能对一个输入信号进行编码，即不允许 多个输入信号同时出现（有效），所以I0~I7是互相排斥的变量 ，可 列出简化真值表。 输入 输出 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 以3位二进制编码器为例，其输入是8个需要进行编码的信号 I0~I7， 输出是3位二进制代码Y2Y1Y0。 二. 二-十进制编码器 将代表十进制数的10个输入信号0~9分别编成对应的BCD码。 输入 输出 Y3 Y2 Y1 Y0 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 …… ≥1 …… ≥1 ≥1 ≥1 与非电路 （输入低有效） 或电路 （输入高有效） 三. 8—3普通编码器的Verilog HDL建模 8个待编码信息输入 3位编码输出 编码有效标志 无输入信息 功能仿真 无输入 编码无效 有互斥输入 编码有效 同时输入 编码无效 四. 优先权编码器 允许多个输入信号同时有效，但只对其中优先级别最高的信号进行编码。 具有指定输入端优先权顺序的编码器，称为优先权编码器。 以8—3优先权编码器为例进行设计说明 优 先 权 处 理 逻 辑 I7 I6 I5 I4 I3 I2 I1 I0 高 低 H7 H6 H0 . . . 8—3 二进制 编码器 A2 A1 A0 EO 优 先 权 处 理 逻 辑 I7 I6 I5 I4 I3 I2 I1 I0 高 低 H7 H6 H0 . . . 8—3 二进制 编码器 A2 A1 A0 EO Ii 均为高有效，Hi 和 Ii 的关系 是：当Ii 具有较高优先权且为1 时，Hi才为1。 为判断是否出现有效输入请求，增加 一个使能输出EO，以便于级联： 输入信号均无效时，EO才有效。 优先权编码器功能表 输入（低有效） 输出（低有效） 采用Verilog HDL建 模 EI I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 CS EO /EI /I7 /I6 /I5 /I4 /I3 /I2 /I1 /I0 /Y2 /Y1 /Y0 /CS /EO 优先权编码器 74LS148 使能输入端，低有效。 高 低 信 号 输