[工学]EDA技术与应用讲义 第1章 FPGA和CPLD器件结构.ppt

第1章 FPGA和CPLD器件结构EDA技术与应用 课程讲义 本章内容（一） PLD期间的发展历程 PLD器件的基本结构 基于存储器的PLD器件原理 PLA和PAL器件原理 GAL器件原理 CPLD器件原理 FPGA原理 更多······ 本章内容（续一） Altera公司的PLD器件综述 Xilinx公司的PLD器件综述 Lattice公司的PLD器件综述 PLD器件的配置与编程 PLD器件中的JTAG技术和ISP技术 PLD期间的发展历程 1970，PROM,EPROM,EEPROM结构的PLD 1974，PLA ( Programmable Logic Array ) 1977，PAL ( Programmable Array Logic ) MMI公司，PAL16L8 1985 GAL ( Generic Array Logic ) Lattice公司 GAL16V8,GAL20V8 1985，EPLD ( Eraable PLD)Altera公司 1985，FPGA （ Field Progamable Gate Array）Xilinx公司 1989，CPLD （Complex PLD）Lattice公司 PLD器件的基本结构 基于存储器的PLD器件原理 PROM的逻辑函数 PROM可编程逻辑阵列 4X2 PROM的逻辑阵列图 用PROM实现半加器 （PROM） PLD的问题？ 只能用于组合逻辑 输入变量的增加，存储容量按2的幂次增加 不适合很多输入变量的组合逻辑电路实现 原因 ？ 与阵列 不可编程； 或阵列 可编程。 解决办法？ PLA PLA的结构 PLA与PROM的比较 PLA的问题 需要简化的逻辑函数表达式。 多输入输出时，简化算法复杂。 运行速度下降。 已经淘汰，现主要用于全定制ASIC芯片中 新的替代PLD器件是 ？ PAL的结构 PAL 16V8的结构 PAL器件的方框图 PAL器件的特点 与阵列可编程，或阵列不可编程 具有时钟输入，触发器电路，可用于时序电路设计 不同应用需要不同PAL器件，器件种类较多 采用熔丝工艺，一次编程。 已经被 GAL 器件所取代 GAL的原理 和PAL基本一样，差别是： 输出端增加了通用结构输出逻辑宏单元（OLMC） 改变输出方式，通过软件对其编程即可实现，而PAL必须进行硬件的改变。 使用过程中，一种GAL器件可以替代相同管脚数的所有PAL器件。 存储单元采用E2CMOS技术，可重复擦写。 GAL框图 OLMC结构之1，2（GAL） OLMC结构之3，4（GAL） OLMC结构之5，6（GAL） OLMC结构之7（GAL） GAL器件的问题？ 规模太小 计算器资源太少，不能构成复杂时序电路。 I/O不够灵活，限制了片内资源的利用率。 需要专用编程工具 解决： CPLD的出现 CPLD的原理 产品 Altera的MAX7000，MAX3000系列（EEPROM工艺） Xilinx的XC9500系列（Flash工艺） Lattice,Cypress的大部分产品（EEPROM工艺） 下面以Altera公司的MAX7000系列介绍之。 MAX7000系列框图 基于乘积项的PLD PLD的组成： 宏单元（Marocell) 可编程连线（PIA) I/O控制块 宏单元 宏单元是PLD的基本结构，由它来实现基本的逻辑功能 ，下图是宏单元（Marocell)，的结构 MAX7000的宏单元结构（原图） 宏单元的构成说明（一） 由三部分组成 乘积项阵列 基本乘积项，共享扩展乘积项，并联扩展乘积项， 乘积项选择矩阵 可编程D触发器 各部分的具体作用是： ？？？ 宏单元的构成说明（二） 乘积项阵列（图左） 实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。 乘积项选择矩阵（图中间） 是一个“或”阵列。两者一起完成组合逻辑。 可编程D触发器（图右侧） D触发器的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。 共享扩展乘积项（Shareable Expanders） 并联扩展乘积项（Parallel Expanders） 可编程连线阵列（PIA） I/O控制块（I/O Control Blocks） PLD器件I/O的使用提示 可配置为： 单向输入、单向输出、双向、三态等端口 PLD器件内部信号不能实现“高阻态” 与其他器件连接时应注意电平匹配 高阻输出时，不能连接过高的电平逻辑 请看下图的接法LED是否能控制？ I/O的高阻输出 FP