[信息与通信]第7章 动态CMOS逻辑电路.pptVIP

对于富NMOS电路 电路处于预充阶段，Mp导通对输出结点电容充电，由 于Mn截止，下拉通路断开，使输出电平为高电平。 Mp截止，上拉通路断开，由于Mn导通，下拉通路可 以根据输入信号求值，若A=B=1,则下拉通路导通，使输出放 电到低电平，否则保持预充的高电平。 用一对受时钟信号控制的NMOS管和PMOS管使上拉通路和 下拉通路不能同时导通，因此是无比电路。 对于预充-求值的动态电路，若输入信号在求值阶段变化，可能会引起电 荷分享为题，使输出信号受破坏。对于上图电路，若要求在求值期间 A=1,B=0，使输出为高电平Vdd，如果信号A在 以后才从“0”变到 “1”，则会由于电荷分享使输出高电平下降。 当 时，电路处于预充阶段，Mp导通对输出结点充电，若A=B=0, 则M1和M2都截止，中间结点电容C1不能被充电，Mp只对CL充电，使 输出为Vdd。 当 时，电路处于求值阶段，Mp截止，信号B仍然为0，M2截止 ，因此尽管Mn导通，下拉通路仍然断开，输出应保持为高电平。但是在 求值阶段A信号从“0”变到“1”， 使M1管导通，通过导通的M1，把CL和 C1并联在一起。在预充阶段CL被充电使输出Vout=Vdd，而C1没被充电 ，V1=0，当两个电容并联以后，将使CL上存储的电荷向C1转移，最终 达到静电平衡，使V1和Vout达到一个共同的平衡电平Vf。由于在求值阶 段Mp截止，不能对CL再充电，原来CL被预充的电荷现在要由CL和C1两 个电容分享，这就是预充-求值动态电路的电荷分享问题。 上图是一个富NMOS的动态与非门和一个富NMOS的动态或 非门级连的情况。 在预充期间两个电路下拉通路都断开，Mp1和Mp2都导 通，使结点电平V1和V2都达到高电平Vdd。 在求值阶段，若A=B=1,C=0,应该使V1=0,V2=Vdd。但 是由于V1从预充的高电平下降到低电平要通过3个串联的 NMOS管放电，V1下降需要一定的时间。在V1还没有下降 到Vtn以前，M3管仍然导通，M3和Mn2构成了下拉通路使 V2下降，当V1下降到低电平时，使M3管截止后，V2停止下 降，但是在求值阶段Mp1和Mp2都截止，V2结点存储的电荷 得不到补充，V2电平下降后不能再恢复到合格的高电平，影 响了电路的正常工作，因此不能用富NMOS动态电路与富 NMOS电路直接级连。 时，所有PMOS负载管都导通，使每一级动态电路的 输出结点都被充电到高电平即V1=V2=V3=V4=Vdd。 时，多米诺电路根据输入信号求值，若输入信号是 A=B=C=D=E=1,第1级下拉通路导通，使V1下降到0；V1的 低电平经过反相器反相后使第2级的M3导通，由于C=1,M4 也导通，第2级下拉通路导通，使V2下降到0，V2的低电平 反相后加到第3级的输入管，又使第3级下拉通路导通，引起 V3下降，如此一级级连锁反应，就像推倒多米诺骨牌一样， 也正是电路名称的由来。 为了克服电荷的分享以及电荷泄漏引起的动态电荷输出结点的高电平下 降，可以在多米诺电路中增加一个PMOS反馈管。当结点V1在保持高电 平时，多米诺电路输出为低电平，使反馈管Mf导通，可以补充CL电荷的 减少，不过，由于Mf导电因子不能太大，对电容充电速度非常缓慢，对 电荷再分配引起的V1下降的改善不是太明显，但是对提高电路的保持时 间有明显的作用，在较低的时钟频率下可以维持输出电平的稳定。 如果在求值阶段V1应该下降到低电平，由于Mf在V1下降的初期仍然 导通，为了不使动态电路的下降时间受到影响，一般要求 其中m是V1放电通路中总的串联管子的数目。 对于中间结点电容较大的情况，应该增加对中间结点预充电的管子， 即采用多个预充电管的多米诺电路结构。多个充电管结构可以更有效地 克服电荷分享带来的危害 上页图为进位链电路 进位链是根据每位得到的进位产生信号Gi和进位传递信 号Pi以及低位的进位信号Ci-1来决定的本位的进位输出。 即 只要两个nmos管串联再和一个nmos管并联即可，如果 把低位的输出作为一个子逻辑块，则高一位的进位输出只要 再串联一个nmos管Pi，然后再并联一个nmos管Gi即可，这 样一位位向上迭加很容易用多输出多米诺电路实现多位的进 位链。 下图为利用时钟控制的传输门作为动态寄存，实现流水线操作，以提高 系统的工作速度，如果两相时钟发生偏移，出现 和 都是“0”或都 是“1”，这将使两个传输门同时导通，造成信号竞