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可编程逻辑器件与VHDL设计技术 第三部分：面向综合的VHDL描述 北京理工大学雷达技术研究所 陈禾 可编程逻辑器件与VHDL设计技术 内容简介 HDL代码风格 面向综合的VHDL描述 可编程逻辑器件与VHDL设计技术 VHDL编码风格 使用简单的结构、基本类型和简单的时钟 规划 使用一致的编码风格、命名习惯、过程和 状态机结构 使用规则的划分方案，所有模块使用寄存 器输出，大小基本一致 使代码易理解，使用注释、有意义的命名、 常数或参数代替立即数 可编程逻辑器件与VHDL设计技术 文件头 每个源程序文件和脚本文件的开始，都包 含一段注释的信息头部分 模块名 文件名 需要的库 模块描述 使用的仿真器——其运行平台和版本 使用的综合工具，其运行平台和版本 作者名字和e-mail 可编程逻辑器件与VHDL设计技术 注释 使用注释解释过程、函数、类型声明 使用注释解释端口、信号、变量 每一个重要的操作和定义后都要加上注 释，描述操作和声明的使用。 可编程逻辑器件与VHDL设计技术 命名习惯 规定命名习惯，并在设计中一直遵守 在描述多位总线时，使用一致的位排列顺序 VHDL使用 (x downto 0) 或 (0 to x) 不同的后缀为状态变量命名 例如，name_cs命名当前状态，name_ns命名下 一状态 不使用VHDL或Verilog保留字命名任何标识符 使用有意义的标号 标注一个有意义的名字 例如，name_PROC,U_name,_tb,_rtl,_pkg 可编程逻辑器件与VHDL设计技术 命名习惯 标号不要与任何信号、变量或实体重名 在整个VHDL工程中不要混用编码准则（i.e. VHDL 87 and VHDL 93 ）； 尽量在一个VHDL文件中做一个设计，文件名要 和结构名一致； 在不同的层级上使用统一的信号名； 不要在代码中使用buffer类型的端口读取输出数 据；要使用out类型，再增加另外变量或信号， 以获取输出值。 尽量在模块例化中使用名称符号，不要用位置符 号； 可编程逻辑器件与VHDL设计技术 书写格式 每条HDL语句单独占用一行 每行代码长度不超过72个字符 使用缩进格式，提高代码可读性 使用2~4个空格的缩进 避免使用TAB字符 可编程逻辑器件与VHDL设计技术 只使用IEEE标准类型 只使用IEEE标准类型 使用std_logic而不使用std_ulogic类 型 不要创建过多的子类型 不要使用bit和bit_vector类型 使用std_logic和std_logic_vector类型 可编程逻辑器件与VHDL设计技术 面向综合的VHDL设计描述 面向仿真和面向综合的VHDL区别 逻辑综合 优化目标 速度优化 资源优化 优化程度 取决于本身的描述方式和风格 取决于VHDL综合器的优化能力 常用描述方式 并行赋值语句、IF语句、CASE语句、顺序语句等 可编程逻辑器件与VHDL设计技术 面向综合的VHDL设计描述 最好只使用VHDL 的结构级描述，最底层 采用行为描述或RTL级描述 每一底层模块应限制在一定门数内，例如 1000-5000门 可编程逻辑器件与VHDL设计技术 选择恰当的功能划分 可编程逻辑器件与VHDL设计技术 VHDL组合逻辑描述 注意IF和CASE的区别 IF语句 速度慢，除非要求建立优先权的编码器才利用 它，并应分配最高的特权到后到达的关键信号。 嵌套使用增加面积和延时 如果可能，应该尽量用CASE语句来描述相同 功能。 可编程逻辑器件与VHDL设计技术 VHDL组