[理学]第22章 触发器和时序逻辑电路.ppt

由JK触发器组成的四位移位寄存器 （串行输入／并行输出） 深圳大学机电与控制工程学院 彭太江 第22章 触发器和时序逻辑电路 寄存器－移位寄存器 移位脉冲数 寄存器中的数码 移位过程 Q3 Q2 Q1 Q0 0 0 0 0 0 清零 1 0 0 0 1 左移一位 2 0 0 1 0 左移二位 3 0 1 0 1 左移三位 4 1 0 1 1 左移四位 存储结束后，如果再来4个移位脉冲，所存的数码将从Q3端串行输出。 深圳大学机电与控制工程学院 彭太江 第22章 触发器和时序逻辑电路 寄存器－移位寄存器 由D触发器组成的并行、串行输入／串行输出的四位移位寄存器 并行输入时，串行输入口D输入为“0”。（1） 输入低电平，实现清零，F0～F3输出全为“0”态；（2）寄存指令到来之前，G0～G3四个与非门输出全为“1”，指令到来时，设并行输入二进制数＝1011，G3～G0＝0100，使触发器F3～F0=1011，完成数据寄存。（3）输入移位脉冲，使1011依次向右移动，由于D输入为0，因此，移位完成后，各触发器输出端均恢复为“0”。 深圳大学机电与控制工程学院 彭太江 第22章 触发器和时序逻辑电路 寄存器－移位寄存器 串行输入时，寄存端不输入指令，G0～G3输出高电平。（1） 输入低电平，实现清零，F0～F3输出全为“0”态；（2）设串行输入二进制数＝1011，D端依次输入，每输入一位后，便输入一个移位脉冲，交替进行；（3）4个移位脉冲后，数据完成寄存，此时D＝0，在移位脉冲的控制下，数码依次从串行输出端依次输出。 深圳大学机电与控制工程学院 彭太江 第22章 触发器和时序逻辑电路 寄存器－移位寄存器 n位并行输入／串行输出的移位寄存器 n位串行输入／并行输出的移位寄存器 全加器 （1）运算前，先将各寄存器和进位触发器清零；（2）给寄存指令，将加数和被加数分别送入寄存器Ⅰ、Ⅱ；（3）输入移位脉冲，两个寄存器中的加数逐位右移送入全加器完成对应位相加；（4）逐位相加后，将本位和Si送入寄存器Ⅲ，将进位数Ci-1暂时存放在进位触发器中，以便和本位数相加；（5）先加完毕，给取出指令，读出计算结果。 深圳大学机电与控制工程学院 彭太江 第22章 触发器和时序逻辑电路 计数器－二进制计数器 计数器是常用的基本部件，能累计输入脉冲的数目，可以进行加法计数，也可以进行减法计数，也可以进行两者兼有的可逆计数。 常见有二进制计数器和十进制计数器。 二进制计数规则：逢二进一；双稳态触发器有“1”和“0”两种状态，一个触发器可以表示一位二进制数，要表示N位二进制数，就要用N个触发器，计数最大数目为2N-1。 列出加法计数器的状态表，总结每个触发器翻转的条件。 深圳大学机电与控制工程学院 彭太江 第22章 触发器和时序逻辑电路 计数器－二进制计数器 计数脉冲 二进制数 十进制数 Q3 Q2 Q1 Q0 0 0 0 0 0 0 1 0 0 0 1 1 2 0 0 1 0 2 3 0 0 1 1 3 4 0 1 0 0 4 5 0 1 0 1 5 6 0 1 1 0 6 7 0 1 1 1 7 8 1 0 0 0 8 9 1 0 0 1 9 10 1 0 1 0 10 11 1 0 1 1 11 12 1 1 0 0 12 13 1 1 0 1 13 14 1 1 1 0 14 15 1 1 1 1 15 16 0 0 0 0 0 二进制加法计数器的状态表 每个触发器翻转规律：触发器F0每来一个计数脉冲都要发生翻转；触发器F1是当触发器F0的状态为1时才发生翻转；触发器F2是当触发器F0、F1的状态都为1时才发生翻转；触发器F3是当F0、F1、F2的状态都为1时才发生翻转。 深圳大学机电与控制工程学院 彭太江 第22章 触发器和时序逻辑电路 计数器－异步二进制计数器 由主从型JK触发器构成的四位二进制加法计数器 工作波形图 当第十六个计数脉冲到来时，又将返回到“0000” 深圳大学机电与控制工程学院 彭太江 第22章 触发器和时序逻辑电路 计数器－同步二进制计数器 根据总结的触发器翻转规律，可以得出各触发器的J、K端的逻辑关系式如下： （1）第一位触发器F0每来一个计数脉冲就翻转一次，因此J0＝K0=1； （2）第二位触发器F1，在Q0＝1时再来一个脉冲才翻转，因此J1＝K1＝Q0； （3）第三位触发器F2，在Q1＝Q0＝1时再来一个脉冲才翻转，因此J2＝K2＝Q1Q0； （4）第四位触发器F3，在Q2＝Q1＝Q0＝1时再来一个脉冲才翻转，因此J3＝K3＝Q2Q1Q0； 深圳大学机电与控制工程学院 彭太江 第22章 触发器和时序逻辑电路 计数器－同步二进制计数器 由主从型JK触发器组成的同步二进制加法计数器 每个触发器由多个J、K端