第七章 HGSOC芯片设计方案.pptVIP

SoC技术原理与应用 第七章 HGSOC芯片设计方案 引言 7.2 HGSOC芯片设计方法的选择 基于IP核的系统设计与传统的系统设计有两方面的区别： 系统的模块划分：由于使用了IP核，使SoC的划分 按IP核及其外围支持电路为单元进行，而不像过去结构化设计方法那样完全按照功能划分模块。 软/硬件协同设计（Hardware/Software co-design）:包括协同设计和协同仿真两个方面。系统从设计开始，就要对系统功能的软/硬件实现进行分工，并定义好软/硬件界面。一方面要对软/硬件完成的功能进行均衡，使系统设计开销最小，性能达到最优；另一方面，在硬件设计的同时开发相关的软件平台，使系统能充分利用硬件功能。 7.3 IP核的互连 片上总线的分类 模块集成是指用户模块与不同领域（包括模拟、数字、RF、存储器等）、不同层次IP的集成。来自于IP Vendor的模块可能处于各种状态，比如硬核、RTL、功能模型等，如何将这些IP集成在一起是SoC设计中首先要解决的问题。IP模块的复用不仅包括源代码的复用，还包括Testbench和验证环境的复用，因此，外来IP的分析与消化在SoC设计中占有相当大的分量，并不是所有的IP都可以拿来就用。这在客观上提出要有一个平台能够很灵活的将这些IP模块集成在一起，使设计者能够将更多精力集中在自己的IP设计中。 在HGSOC芯片研发中，设计是面向互连（集成）的，优先考虑模块间的连接。通常的IP核设计使用非标准的任意的互连方案，集成时需设计专门的“胶合（Glue）”逻辑，这种互连很难集成，也不易控制总体时序。标准互连方案可加快集成，方便IP核的使用，而标准化的总线，是提高设计复用、控制延迟、集成不同公司IP核的有效方法。 因此，IP核互连一般采用总线方式，其好处是： 但是传统的板级总线如ISA、PCI、VME总线并不适合作为片上总线，原因是： 7.3.1 片上总线的分类 最简单的总线结构是模块间直接的引线连接，总线可以减少对模块输入/输出资源的需求。总线协议有两种：一种是利用一个专门控制块（一般称为总线仲裁器）控制总线，所有的输入/输出都由这个控制单元协调，这种方法常用来控制外围的功能模块，它所用的逻辑相对较少，但是对总线的使用效率不够；另外一种是每个挂在总线上的功能块都使用数据包进行通讯，这种方法对总线的应用更有效，但是要求每个功能块都有发送信息包和解包的逻辑。 随着以IP核复用为基础的SoC设计技术的发展，片上互联（将不同IP模块连接起来）也越来越重要，使用层次化总线提供必要的带宽，形成芯片区网络（Chip Area Network），可以使用各种网络拓扑（环形、星型、总线型、交叉型和交换型）满足片上互联要求，但无疑总线型是最常用的方式。目前，工业界、研究组织积极从事相关IP互联标准方案的制定工作，从目前的研究和发展看，影响力较大的有Silicore公司的Wishbone、IBM公司的CoreConnect和ARM公司的AMBA、MIPS技术公司的SoC-it以及CoreFram等，它们通常与一个处理器体系结构相关联。 Wishbone最先是由Silicore公司提出的，现在已移交给OpenCores组织维护。由于其完全开放和完全免费，现在已有不少的用户群体，特别是一些免费的IP核，大多数都采用Wishbone标准。Wishbone总线规范是一种片上系统IP核互连体系结构，定义了IP核之间通用的逻辑接口，包括一套标准的信号和总线周期，以连接不同的模块，而不是试图去规范IP核的功能和接口，这样减轻了系统模块集成的难度，提高了系统模块的可复用性、可靠性和可移植性，加快了产品市场化的速度。 Wishbone总线结构十分简单，它仅仅定义了一条高速总线。在一个复杂的系统中，可以采用两条Wishbone总线的多级总线结构：其一用于高性能系统部分，其二用于低速外设部分，两者之间需要一个接口。这个接口虽然占用一些电路资源，但这比设计并连接两种不同的总线要简单多了。用户可以按需要自定义Wishbone标准，如字节对齐方式和标志位（TAG）的含义等等。 灵活性是Wishbone总线的另一个优点。由于IP核种类多样，并没有一种统一的连接方式。为满足不同系统的需要，Wishbone总线提供了四种不同的IP核互连方式： 点到点（Point-To-Point）：用于两个IP核直接互连。 数据流（Data Flow）：用于多个串行IP核之间的数据并发传输。 共享总线（Shared Bus）：多