Quartus_II软件与GW48实验平台.pptVIP

QuartusII软件环境 QuartusII集成开发环境 QuartusII是Altera公司推出的用于FPGA和CPLD设计的集成开发环境。 包含了FPGA和CPLD设计所有阶段的解决方案。从设计输入-仿真测试-下载调试。 Quartus II 软件的基本界面 创建一个新的工程项目 创建一个新的工程项目——器件选择 创建Verilog HDL文件 点击File-New，选择Verilog HDL File. 保存顶层实体文件 编写顶层实体Verilog HDL程序。 保存。 注意：顶层实体文件的Module名称必须与建立工程时设置的名称一样。 Verilog HDL程序编译 结束了？ 编译成功后，结束了？ 创建时序仿真文件 点击File-New，选择Other Files 后缀名为.vwf 波形仿真文件界面 添加新节点 编辑波形仿真文件 运行波形仿真 组合逻辑设计缺点 容易产生竞争冒险。 未知布局布线延时带来意想不到的错误结果。 不同芯片、不同引脚配置都会带来不同的延时响应。 需要通过功能仿真、时序仿真，以及布局布线后的后仿真，反复验证。 如果采用时序逻辑设计呢？ 通过波形仿真验证阻塞与非阻塞赋值语句 阻塞与非阻塞赋值波形仿真结果 引脚分配 如何将程序中的输入/输出端口与实际芯片的物理引脚相关联？ 以三元加法器{cout, sum}=a+b+cin为例。 clk，a，b，cin为输入， cout，sum为输出。 引脚分配界面 下载配置和操作 程序下载用户界面 GW48-PK3主系统 * * Quartus II 软件基本界面 设置新的工程项目名称 选择FPGA芯片 选择Verilog HDL语言 编写Verilog 程序 编译完成后资源利用率报表 至少还缺少两个步骤： 1、功能仿真和时序仿真 2、引脚分配 选择波形仿真文件 双击添加新的节点或总线 点击该按键，添加新节点 选择Pins:all 点击“List” 选中节点，点击“” 双击设置 会得到什么结果？ 存在延时 存在延时差异 clk DFF c D Q D Q a b DFF clk DFF e D Q a d 选择芯片引脚 下载线设置 JTAG下载方式 下载进度 Start开始下载