8位2进制乘法器电路设计.docVIP

8位二进制乘法电路 选题目的： 学会使用quarter软件设计电路及仿真，实现8位二进制乘法电路。 设计目的: 学习应用移位相加原理设计8位乘法器 实现方案: 由于其原理是利用8位二进制乘法采用移位相加的方法。即用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。直到所有的部分积都被加过一次。 例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别10010011,其计算过程如下： 1 1 0 1 0 1 0 1 × 1 0 0 1 0 0 1 1 1 1 0 1 0 1 0 1 N0与被乘数相乘的部分积，部分积右移一位 1 1 0 1 0 1 0 1 N1与被乘数相乘的部分积 + 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 两个部分积之和，部分积之和右移一位 + 0 0 0 0 0 0 0 0 N2与被乘数相乘的部分积 0 1 0 0 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 与前面部分积之和相加,部分积之和右移一 + 0 0 0 0 0 0 0 0 N4与被乘数相乘的部分积 · · · · · · N7与被乘数相乘的部分积 + 1 1 0 1 0 1 0 1 1 1 1 1 0 1 0 0 1 0 0 1 1 1 1 与前面部分积之和相加 0 1 1 1 1 0 1 0 0 1 0 0 1 1 1 右移一位得到最后的积 设计过程： 从逻辑图及其乘法操作时序图图（示例中的相乘数为9FH和FDH ）上可以清楚地看出此乘法器的工作原理。逻辑波形图中，START信号的上跳沿及其高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号。CLK为乘法时钟信号。当被乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，1位乘法器ANDARITH打开，8位乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，最后乘积完整出现在REG16B端口。在这里，1位乘法器ANDARITH的功能类似于1个特殊的与门，即当ABIN为‘1’时，DOUT直接输出DIN，而当ABIN为‘0’时，DOUT输出全。 给予随机信号后产生的效果图 8位移位相加乘法器运算逻辑波形图 具体的主程序如下： library ieee; use ieee.std_logic_1164.all; entity cf is port ( clk : in std_logic; Load : in std_logic; din : in std_logic_vector(7 downto 0); qb : out std_logic ); end cf; architecture behav of cf is signal reg8 : std_logic_vector(7 downto 0); begin process (clk, load) begin if load = 1 then reg8 = din; elsif clkevent and clk = 1 then reg8(6 downto 0) = reg8(7 downto 1); end if; end process; Qb = reg8(0); end behav; library ieee; use iee