JK触发器设计.docVIP

JK触发器的设计 一、JK触发器的组成 在实际的数字系统中往往包含大量的存储单元，而且经常要求他们在同一时刻同步动作，为达到这个目的，在每个存储单元电路上引入一个时钟脉冲（CLK）作为控制信号，只有当CLK到来时电路才被“触发”而动作，并根据输入信号改变输出状态，把这种在时钟信号触发时才能动作的存储单元电路称为触发器。触发器是边沿触发工作，即只有在上升沿或者是下降沿到来时才会改变内部与输出的电平。 JK触发器是触发器的一种，这里介绍主从JK触发器，它实际是由主从两个锁存器构成，有六个三输入与非门与两个二输入与非门构成。它有两个数据输入端J、K，一个时钟脉冲CLK，两个置位/复位端、，两个输出端与。其电路图如下所示： JK触发器的特性方程为： JK触发器的工作原理 如上原理图所示：与为置位/复位控制端，由于用的是与非门，置位与复位控制端为低电平有效。当=0，=1时，置位端有效，，，输出置1；当=1，=0时，复位端有效，，，输出端置1；当=1，=1时，置位与复位端都不起作用，触发器正常工作。CLK为时钟脉冲，主锁存器是高电平跳变，当CLK=1时，随着输入信号JK的变化而变化，而当CLK=0时，主锁存器被锁定，的值不发生变化；从锁存器是低电平跳变，当CLK=1时，从锁存器锁定，的值不发生变化，当CLK=0时，锁存器开启，的值随着值得变化而变化。因此对于触发器来说，只有当CLK的值由高电平变为低电平的时候（即CLK的下降沿），触发器被触发，的值会发生变化。而对于锁存器，当J=K=1时，锁存器发生翻转；当J=1，K=0时，锁存器置1；当J=0，K=1时，锁存器置0；当J=K=0时，触发器的状态保持不变。 根据上述工作原理，我们可以列出JK触发器的真值表： J K 0 1 X X X X X 1 0 1 0 X X X X X 0 1 1 1 ↓ 0 0 0 1 0 1 1 1 ↓ 0 0 1 0 1 0 1 1 ↓ 0 1 0 1 0 1 1 1 ↓ 0 1 1 0 0 1 1 1 ↓ 1 0 0 1 1 0 1 1 ↓ 1 0 1 0 1 0 1 1 ↓ 1 1 0 1 1 0 1 1 ↓ 1 1 1 0 0 1 1 1 ↑ X X 0 1 0 1 1 1 ↑ X X 1 0 1 0 由以上真值表可以求得： 当置位/复位端都为1，时钟脉冲为下降沿时，； 当置位/复位端都为1，始终冒充为上升沿时，。 对真值表进行简化，如下： J K 功能 0 1 X X X 1 0 置1 1 0 X X X 0 1 置0 1 1 ↓ 0 0 保持 1 1 ↓ 0 1 0 1 置0 1 1 ↓ 1 0 1 0 置1 1 1 ↓ 1 1 翻转 1 1 ↑ X X 保持 JK触发器的设计 由于该JK触发器由六个三输入与非门、两个二输入与非门和一个反相器组成，因此可以采取模块化设计方法，先创建三输入与非门、二输入与非门和反相器的原理图和版图，然后通过调用它们的原理图和版图来设计JK触发器。 JK触发器原理图的创建 首先来创建JK触发器的原理。 先创建三输入与非门的原理图与symbol，如下所示： 接着创建二输入与非门的原理图与symbol： 创建反相器的原理图与symbol： 然后通过调用反相器、二输入与非门和三输入与非门的symbol来创建JK触发器的原理图。 红色方框中为主锁存器，在CLK为高电平时跳变；蓝色方框中为从锁存器，由于其时钟脉冲前加了一个反相器，它是在CLK为低电平时跳变。 创建JK触发器的symbol，以便搭建仿真测试电路： JK触发器版图的创建 JK触发器版图的创建与原理图创建一样，也采取模块化设计原则。 先创建三输入与非门的版图，如下左图所示： 接着创建二输入与非门的版图，如上右图所示： 创建反相器的版图，如下所示： 最后通过调用三输入与非门、二输入与非门和反相器的版图来生成JK触发器的版图，如下所示： 对JK触发器的版图进行DRC验证，结果如下： 对JK触发器的版图进行LVS验证，结果如下： 对JK触发器的版图进行PEX验证，结果如下： JK触发器的仿真验证 对JK触发器的功能进行仿真验证。 首先创建一个仿真电路图，如下图所示。 SOUCRE所接电源为5V直流信号，S_，D_，J，K，CLK所接电源分别为周期为30us、40us、1us、7us、8us的0~5V的方波信号，设置好仿真环境，对输入端S_、D_、J、K、CLK和输出端Q、Q_进行瞬态仿真。仿真波形如下所示： 图中由上到下七个波形分别为S_、R_、CLK、J、K、Q、Q_，对图中波形进行分析