第六讲 中央处理单元 DSP教学课件 教学课件 数字信号处理器DSP原理及应用.pptVIP

第五讲复习（1） ’C54x的存储器空间：RAM、ROM ’C54x的程序存储器： MP/MC、OVLY位，分页扩展，内部ROM的内容 ’C54x的数据存储器： DROM位、存储器映像寄存器 ’C54x的I/O存储器： 输入、输出指令，控制线 第五讲复习（2） C54x设置存储器空间的3个位分别为： MP/MC 位 若 MP/MC =0, 则片内 ROM 安排到程序空间 ; 若 MP/MC=1, 则片内 ROM 不安排到程序空间。 OVLY 位 若 OVLY=1, 则片内 RAM 安排到程序和数据空间 ; 若 OVLY=0, 则片内 RAM 只安排到数据存储空间。 DROM 位 当 DROM=1, 则部分片内 ROM 安排到数据空间 ; 当 DROM=0, 则片内 ROM 不安排到数据空间。 注意：DROM 的用法与 MP/MC 的用法无关。 ’C54x 的中央处理单元 授课内容： 1. ALU 2. 累加器 3. 桶形移位寄存器 4. 乘法器/加法器单元 5. 比较、选择和存储单元 6. 指数编码器 7. CPU状态和控制寄存器 ’C54x 的中央处理单元（1） CPU是DSP器件的核心部件，它的性能直接关系到DSP器件的性能。 ’C54x的CPU采用了流水线指令执行结构和相应的并行结构设计，使其能在一个指令周期内，高速地完成多项算术运算。 ’C54x 的中央处理单元（2） CPU包括下列基本部件： ① 40位算术逻辑运算单元ALU； ② 2个40位的累加器A和B； ③ 支持-16~31位移位范围的桶形移位寄存器； ④ 能完成乘法-加法运算的乘法累加器MAC； ⑤ 比较、选择、存储单元CSSU； ⑥ 指数译码器； ⑦ CPU状态和控制寄存器。 算术逻辑运算单元（1） ’C54x使用40位的算术逻辑运算单元和2个40位累加器，可完成宽范围的算术逻辑运算。 ’C54x的大多数算术逻辑运算指令都是单周期指令，其运算结果通常自动送入目的累加器A或B。但在执行存储器到存储器的算术逻辑运算指令时（如ADDM、ANDM、ORM和XORM），其运算结果则存入指令指定的目的存储器。 算术逻辑运算单元（2） 算术逻辑运算单元（3） 算术逻辑运算单元（4） 算术逻辑运算单元（5） 算术逻辑运算单元（6） 算术逻辑运算单元（7） 累加器A和B（1） ’C54x芯片有两个独立的40位累加器A和B，可以作为ALU或MAC的目标寄存器，存放运算结果，也可以作为ALU或MAC的一个输入。 在执行并行指令（LD||MAC）和一些特殊指令（MIN和MAX）时，两个累加器中的一个用于装载数据，而另一个用于完成运算。 累加器A和B（2） 累加器A和B（3） 累加器A和B（4） 桶形移位器（1） ’C54x的40位桶形移位寄存器主要用于累加器或数据区操作数的定标。它能将输入数据进行0~31位的左移和0~16位的右移。所移动的位数可由ST1中的ASM或被指定的暂存器T决定。 桶形移位器（2） 桶形移位器（3） 桶形移位器（4） 桶形移位寄存器（5） 桶形移位寄存器（6） 桶形移位寄存器（7） 桶形移位寄存器（8） 乘法器/加法器单元（1） ’C54x的乘法-累加单元MAC是由乘法器、加法器、符号控制、小数控制、零检测器、舍入器、饱和逻辑和暂存器几部分组成。 MAC单元具有强大的乘法-累加运算功能，可在一个流水线周期内完成1次乘法运算和1次加法运算。在数字滤波（FIR和IIR滤波）以及自相关等运算中，使用乘法-累加运算指令可以大大提高系统的运算速度。 乘法器/加法器单元（3） 乘法器/加法器单元（4） 乘法器/加法器单元（5） 乘法器/加法器单元（6） 乘法器/加法器单元（7） 乘法器/加法器单元（8） 比较、选择和存储单元（1） 比较、选择和存储单元（2） 比较、选择和存储单元（3） 例如，CMPS指令可以对累加器的高阶位和低阶位进行比较，并选择较大的数存放在指令所指定的存储单元中。 指令格式： CMPS A，*AR1 功能：对累加器A的高16位字（AH）和低16位字（AL）进行比较， 若AHAL，则AH→*AR1，TRN左移1位，0→TRN(0)， 0→TC； 若AHAL，则AL→*AR1，TRN左移1位，1→TRN(0)， 1→TC。 指数编码器（1） CPU状态和控制寄存器（1） C