实验3.6 计数与显示 电工电子实验 教学课件.pptVIP

实验3.6 计数与显示 数字电子技术实验 一、实验目的 1.学习计数器、译码器和七段显示器的使用方法。 用74LS161计数器、4511译码器、BS311201显示器各一片和74LS00一片实现一个带显示的60进制计数器。 二、实验任务 2.掌握计数器、译码器和七段显示器的综合应用 。 3.掌握用示波器测试计数器输出波形的方法 。 数字电路实验箱(74LS161、4511、BS311201、74LS00数字集成芯片、脉冲源 )、数字万用表、示波器、导线。 三、实验设备 四、实验原理及步骤 74LS161引脚图 4511引脚图 七段数码管显示笔段 BS311201共阴极显示器，COM 接地； BS311101共阳极显示器，COM 接电源+5V。 输入低位 CC4511 BCD 码七段译码器,驱动共阴数码管BS311201集成片。当译码器输入码超过“1001”时，译码器的输出为全为0，数码管熄灭。 译码输出 输入高位 74LS161逻辑符号 输出高位 74LS161 ET EP Co 输入输出端说明 CR： 异步清零端，低电平有效； LD： 同步置数端，低电平有效； ET、EP：使能端，高电平有效； CP：计数器时钟； D、C、B、A：数据输入端； QD、QC、QB、QA ：数据输出端； Co：进位端。 0 0 0 0 d c b a 加计数 保持 保持 0 × × × × × × × × 1 0 × × d c b a 1 1 1 1 × × × × 1 1 0 × × × × × × 1 1 × 0 × × × × × QD QC QB QA CR LD ET EP CP D C B A 输 出 输 入 74LS161 功能表 低电平有效 74LS161 是一个可预置的4位二进制同步加法计数器，它的计数长度是16。 低电平上升沿有效 计数器 译码器 显示器 计数、译码、显示电路框图 进制=计数长度=脉冲的个数 脉冲信号 用带清“0”输入端的中规模N进制计数器，实现带显示的M进制计数，计数长度M(M≤N),新的计数器有效状态是S0～SM-1。 清“0”和预置“0” 同步置“0”(用LD置“0”，与CP上升沿有关),计数值M-1 异步清“0”(用CR清“0”，与CP无关),计数值M，此时 SM 为过渡过程。 74LS161计数器是16进制的4位二进制加法器。要实现带显示的60进制(显示计数状态是0～59),即个位、十位均要实现＜N=16的计数，方法如下： 实验时，如出现竞争冒险现象，可在计数器其中一个输出端加入两个“非”门，以解决芯片延迟效应。 举例:计数器用同步置“0”法实现九进制 状态转换图为： 0000 0100 0001 0010 0011 0101 0110 0111 1000 S8 S0 “1” “1” 74LS161 EP Co “0” “1” 计数值M-1=9-1=8(QDQCQBQA=1000)，即从QD端红线引出。 当计数至8(QD=“1”)时，经“与非”门输出“0”到LD端,在下一个脉冲(第9个脉冲)的上升沿到达时将输出置入0000状态。有效状态是S0～S8。 ET 举例:计数器用异步清“0”法实现九进制 其状态转换图为： 0000 0100 1001 0001 0010 0011 0101 0110 0111 1000 “1” 74LS161 EP Co “1” S9异步清零 计数值M=9 (QDQCQBQA=1001)，即从QDQA端红线引出。 当第9个脉冲的上升沿到达时，QDQCQBQA=1001，QDQA经“与非”门输出“0”到CR端，立即使输出返回0000状态 (1001状态仅瞬间出现)。有效状态是S0～S8。 ET QD QC QB QA 字型 1 0 0 0 1 0 0 0 0 0 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 0 1 0 5 1 0 1 1 6 0 0 1 1 7 1 8 1 0 0 0 九进制异步清“0”完整电路图 “1” “1” 74LS161 ET EP Co ET Co CC4511 BI LT LE a b c d e f g “1” “0” CC4511 BI LT LE a b c d e f g “1” “0” 1 2 3 4 5 6 7 8