EDA技术与Verilog设计王金明版第12章 Verilog语言的发展.pptVIP

12.1 语法结构的扩展与增强 12.1 语法结构的扩展与增强 在Verilog-1995中，书写敏感信号列表时，用“or”来连接敏感信号，如： always @(a or b or cin) {cout,sum}=a+b+cin; always @(posedge clk or negedge clr) if (!clr) q=0; else q=d; 在Verilog-2001中可用逗号分隔敏感信号 always @(a, b, cin) {cout,sum}=a+b+cin; always @(posedge clock, negedge clr) if (!clr) q=0; else q=d; 模块实例化时重新定义参数值 参数值列表格式： ＃（参数值1， 参数值1， ……, 参数值n) module demo_para (out, in1, in2); //被调用的参数化模块 …… parameter p1=8, p2=9, p3=10; …… endmodule module top_direct(…); //调用模块 …… demo_para #(4,5,6) g1(out, in1, in2); //将demo_para模块中定义的p1、 //p2、p3值直接改写为4、5、6，并用于g1模块 …… endmodule 模块实例化时重新定义参数值 modul m; reg clk; wire[0:4] out_c,in_c; wire[1:10] out_a,in_a; wire[1:5] out_b,in_b; vdff#(10,15)mod_a(out_a,in_a,clk);//创建一个实例，隐式地定义参数，mod_a中的参数size变为10，delay变为15 vdff mod_b(out_b,in_b,clk);//保留其默认值 vdff#(.delay(12))mod_c(out_c,in_c,clk);//在线显式地重新定义参数mod_c中的参数size仍为5，而delay变为12 endmodule 习 题 语法： (* synthesis, ram_block [ = optional_value]*) 此属性用于指示以RAM形式建模及选择RAM的风格。 4. ram_block属性 语法： (* synthesis, rom_block [ = optional_value ] *) 此属性用于指示以ROM形式建模及选择ROM的风格。 5. rom_block属性 12.7 编程语言接口 编程语言接口包括三个C功能库，分别是ACC、TF和VPI。Verilog-2001标准清理和更正了旧的ACC和TF库中的许多定义，但并没有增加任何新的功能。Verilog-2001对PLI的所有改进都体现在VPI库中，包括增加了六个VPI子程序：vpi_control( )、vpi_get_data( )、vpi_put_data( )、vpi_get_userdata( )、vpi_put_userdata( )和vpi_flush( )，为用户提供了更大的便利。 vpi_control( )的作用是传递用户给仿真器的指令。 vpi_flush( )的作用是将仿真器输出缓冲区和log文件输出缓冲区清空。 vpi_put_data( )的作用是将数据放到一次仿真的save/restart位置。其语法格式为：vpi_put_data(id, dataLoc, numOfBytes)。其中numOfBytes是个正整数，以字节为单位指定了要放置的数据的数目。dataLoc代表了数据所在的位置。Id代表了vpi_get(vpiSaveRestartID, NULL) 返回的save/restart ID。函数的返回值是数据的字节数，若出错则返回0。 vpi_put_userdata( )将用户数据放置到系统任务/函数实例的存储位置。 12-1 了解所使用综合器对Verilog-2001语法结构的支持情况，用Verilog-2001语法结构编写模块并综合。 12-2 比较模块实例化时的隐式和显式参数传递方式，并举例说明两种方式的不同点。 12-3 了解Verilog-2001标准新增系统任务和系统函数的使用方法，编写测试文件。 12-4 了解所使用综合器对属性的支持情况，设计一个地址线为8bit，数据线为4bit的ROM，并分别以组合逻辑形式和ROM形式进行综合，比较资源耗用情况。 库