基于VHDL的简易乐曲演奏器的设计.doc

1 引言 VHDL是一种硬件描述语言，它可以对电子电路和系统的行为进行描述，基于这种描述，结合相关的软件工具，可以得到所期望的实际电路与系统。 使用VHDL语言描述的电路，可以进行综合和仿真。然而，值得注意的是，尽管所有VHDL代码都是可仿真的，但并不是所有代码都能综合。 VHDL被广泛使用的基本原因在于它是一种标准语言，是与工具和工艺无关的，从而可以方便地进行移植和重用。VHDL两个最直接的应用领域是可编程逻辑器件(PLD)和专用集成电路(ASIC)，其中可编程逻辑器件包括复杂可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)。 关于VHDL最后要说明的是：与常规的顺序执行的计算机程序不同，VHDL从根本上讲是并发执行的。在VHDL中，只有在进程(PROCESS)、函数(FUNCTION)和过程(PROCEDURE)内部的语句才是顺序执行的。 本课程设计主要是基于VHDL文本输入法设计乐曲演奏电路，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，通过按键输入来控制音响或者自动演奏已存入的歌曲。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、电路功能验证，奏出美妙的乐曲（当然由于条件限制，暂不进行功能验证，只进行编程和时序仿真）。该设计最重要的一点就是通过按键控制不同的音调发生，每一个音调对应不同的频率，从而输出对应频率的声音。 我们知道，与利用单片机来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不借助于功能强大的EDA工具与硬件描述语言，仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以实现。 2 整体功能介绍 2.1准备知识 在本次设计中采用了铃声《北京欢迎你》作为要播放的乐曲，它的旋律如下： 3 5 3 2 3 2 3 3 2 6 1 3 2 2 2 1 6 1 2 3 5 2 3 6 5 6 2 1 1 2 1 6 1 2 3 5 2 3 6 5 5 3 － 2 3 2 1 5 6 2 5 3 3 2 3 （加粗表示低音，其他为中音） 根据声乐知识，组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能连续演奏所需的两个基本要素，获取这两个要素所对应的数值以及通过纯硬件的手段来利用这些数值实现所希望乐曲的演奏效果是本实验的关键。表2-1为简谱中音名与频率的对应关系。 音名 频率（Hz） 音名 频率（Hz） 音名 频率（Hz） 低音1 261.63 中音1 523.25 高音1 1046.50 低音2 293.67 中音2 587.33 高音2 1174.66 低音3 329.63 中音3 659.25 高音3 1381.51 低音4 349.23 中音4 698.46 高音4 1396.92 低音5 391.99 中音5 783.99 高音5 1567.98 低音6 440 中音6 880 高音6 1760 低音7 439.88 中音7 987.76 高音7 1975.52 表2-1 音名和频率的关系 1. 基准频率的选取 各音名所对应的频率可由一频率较高的基准频率进行整数分频得到，所以实际产生各音名频率为近似的整数值。这是由于音阶频率多为非整数，而分频系数又不能为小数，故必须将得到的分频系数四舍五入取整，若基准频率过低，则由于分频系数过小，四舍五入取整后的误差较大，若基准频率过高，虽然误码差较小，但分频结构将变大，实际的设计应综合考虑两方面的因素，在尽量减小频率差的前提下取舍合适的基准频率。本次设计选择12MHz作为基准频率。 2. 分频系数A、公用二进制的计数容量N及初始值的选取D (1)分频系数的选取 首先将12MHz的基准频率进行12分频，得到1MHz的基准频率，分频系数A＝1MHz／音名频率，此分频系数可由计数器实现。但若不加处理语句，其分频后的信号将不是对称方波。而占空比很小的方波很难使扬声器有效地发出声响。 为得到对称方波，可将分频系数A分解为：分频系数A=分频系数n×2。即先进行分频系数n的分频，得到不对称方波，然后再2分频得到对称方波。 公用二进制的计数容量N的选取 n分频可由n进制计数器实现。n进制计数器可用复位法或置位法实现，由于加载初始值d的置位法可有效地减少设计所占用的可编程逻辑器件资源，因此，此次设计采用置位法。 低音1的分频数n为最大，其值为1275，应取公用二进制计数器的计数容量N大与“最大分频系数n”，故本次设计的公用二进制计数器应该设计为十一位二进制加法计数器，其计数最大容量为2048，计数的最大值N为2047，可满足本次设计中所有音名对音频系数的要求。 3初始值的选取D 初始值D = 计数最大值N - 分频系数n 此次设计中应用的各音名对应的分频系数值及初始值如表2-2所示： 由