全数字锁相环仿真设计.docVIP

西安电子科技大学课程设计报告 通信工程学院班 全数字锁相环仿真设计 一、概述 数字锁相环不仅继承了数字电路的可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。而基于大规模可编程集成芯片的数字锁相环可根据实际要求，充分利用器件资源，同时把一些相关的数字电路和在一起，不仅提高了系统的集成度和可靠性，降低了功耗，降低了成本，而且使电路性能明显得到改善。 FPGA即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基本上进一步发展的产物。它是作为作用的集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制定电路的不足，又克服原有可编程器件门电路数有限的缺点。 二、原理 1、锁相法 位同步锁相法的基本原理与载波同步的类似，在接收端利用鉴相器比较接受码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位直到获得准确的位同步信号为止。前面介绍的滤波法中的窄带滤波器可以是简单的单调谐回路或晶体滤波器，也可以是锁相环路。 我们把采用锁相法来提取位同步信号的方法称为锁相法。通常分两类：一类是环路中误差信号去连续的调整位同步信号的相位，这一类属于模拟锁相法；另有一类锁相环位同步法是采用高稳定度的振荡器（信号钟），从鉴相器所获得的与同步误差成比例的误差信号不是直接用于调整振荡器，而是通过一个控制器在信号钟输出的脉冲序列中附加或扣除一个或几个脉冲，这样同样可以调整加到减相器上的位同步脉冲序列的相位，达到同步的目的。这种电路可以完全用数字电路构成全数字锁相环路。 全数字锁相环一般组成如图所示，它由数字鉴相器、数字滤波器与数字压控振荡器(DCO)三个数字电路部件组成。 由于这种环路对位同步信号相位进行量化调整，故这种位同步环又称为量化同步器。这种构成量化同步器的全数字环是数字锁相环的一种典型应用。 用于位同步的全数字锁相环的原理框图如图所示：它由信号钟、控制器、分频器、相位比较器等组成。 信号钟：包括一个高稳定度的晶体振荡器和整形电路。若接收码元的速率为F=1/T，那么振荡器频率设定在nF， 经整形电路之后，输出周期性脉冲序列，其周期T0=1/(nF)=T/n。本设计中时钟为11.0592MHz。 控制器：括图中的扣除门（常开）、附加门（常闭）和“或门”， 它根据比相器输出的控制脉冲（“超前脉冲”或“滞后脉冲”）对信号钟输出的序列实施扣除（或添加）脉冲。 分频器：一个计数器，每当控制器输出n个脉冲时，它就输出一个脉冲。控制器与分频器的共同作用的结果就调整了加至比相器的位同步信号的相位。这种相位前、后移的调整量取决于信号钟的周期，每次的时间阶跃量为T0，相应的相位最小调整量为Δ=2πT0/T=2π/n。 相位比较器：接收脉冲序列与位同步信号进行相位比较，以判别位同步信号究竟是超前还是滞后，若超前就输出超前脉冲，若滞后就输出滞后脉冲。 位同步数字环的工作过程简述如下： 由高稳定晶体振荡器产生的信号， 经整形后得到周期为T0和相位差T0/2的两个脉冲序列，如图 11 - 17(a)、 (b)所示。脉冲序列(a)通过常开门、或门并经n次分频后，输出本地位同步信号，如图 11 - 17(c)。为了与发端时钟同步，分频器输出与接收到的码元序列同时加到相位比较器进行比相。如果两者完全同步， 此时相位比较器没有误差信号，本地位同步信号作为同步时钟。如果本地位同步信号相位超前于接收码元序列时，相位比较器输出一个超前脉冲加到常开门（扣除门）的禁止端将其关闭， 扣除一个(a)路脉冲(图11 - 17(d))，使分频器输出脉冲的相位滞后1/n周期（360°/n），如图 11 - 17(e)所示。如果本地同步脉冲相位滞后于接收码元脉冲时，比相器输出一个滞后脉冲去打开“常闭门（附加门）”，使脉冲序列(b)中的一个脉冲能通过此门及或门。正因为两脉冲序列(a)和(b)相差半个周期， 所以脉冲序列(b)中的一个脉冲能插到“常开门”输出脉冲序列(a)中(图11 - 17(f))，使分频器输入端附加了一个脉冲，于是分频器的输出相位就提前1/n周期， 如图 11 -17(g)所示。经过若干次调整后，使分频器输出的脉冲序列与接收码元序列达到同步的目的，即实现了位同步。 根据接收码元基准相位的获得方法和相位比较器的结构不同，位同步数字锁相环又分微分整流型数字锁相环和同相正交积分型数字锁相环两种。 这两种环路的区别仅仅是基准相位的获得方法和鉴相器的结构不同，其他部分工作原理相同。下面我们重点介绍鉴相器的具体构成及工作情况。 1) 微分整流型鉴相器 微分型鉴相器如图所示： 假设接收信号为不归零脉冲