EDA技术项目七常用电路的硬件描述语言设计.pptxVIP

07;任务7.1 常用组合逻辑电路的设计;任务1：设计一个2选1多路选择器，电路框图如图7-3所示。 根据电路框图，对输入端口和输出端口进行定义：;结构体的设计可采用RTL（寄存器传输逻辑）描述、行为描述和数据流描述三种方法实现。;【例7-1】 ENTITY mux21a IS PORT(a: IN BIT; b: IN BIT; s: IN BIT; y: OUT BIT); END mux21a; ARCHITECTURE behav1 OF mux21a IS BEGIN y=(a AND NOT s) OR (b AND s); END behav1; 行为描述：直接描述2选1多路选择器的工作过程。利用并行条件语句，结构体可描述为： ARCHITECTURE behav2 OF mux21a IS BEGIN y=a WHEN s=0 ELSE b; END behav2;;【例7-2】 ENTITY mux21a S PORT(a: IN BIT; b: IN BIT; s: IN BIT; y: OUT BIT); END mux21a; ARCHITECTURE behav2 OF mux21a IS BEGIN y=a WHEN s=0 ELSE b; END behav2; 数据流描述： 2选1多路选择器真值表如表7-2所示。;【例7-3】 ENTITY mux21a IS PORT(a: IN BIT; b: IN BIT; s: IN BIT; y: OUT BIT); END mux21a; ARCHITECTURE behav3 OF mux21a IS SINGAL t: BIT_VECTOR(2 DOWNTO 0); BEGIN t=a b s; WITH t SELECT y=‘0’ WHEN “000”, ‘0’ WHEN “001”, ‘0’ WHEN “010”, ‘1’ WHEN “011”, ‘1’ WHEN “100”, ‘0’ WHEN “101”, ‘1’ WHEN “110”, ‘1’ WHEN “111”; END behav3;;2.双向三态电路的设计 所谓三态，即输出端状态除了高低电平外，还可以是高阻状态；74244是典型的三态总线缓冲器，如图7-5所示。三态缓冲器真值表如表7-3所示。 在VHDL语言中，高阻状态用值‘Z‘表示，此时输出信号必须定义为标准逻辑类型。 ;任务2：设计八位三态门，电路框图如图7-6所示。根据电路框图，对输入端口和输出端口进行定义： 因此实体可表示为： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY buf8 IS PORT( a: IN STD_LOGIC_VECTOR(7 DOWNTO 0); oe: IN STD_LOGIC; y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END buf8; 根据三态门的功能，结构体可表示为： ARCHITECTURE behav OF buf8 IS BEGIN PROCESS(a,oe) BEGIN IF oe=‘0’ THEN y=(OTHERS=‘Z’); ELSE y=a; END IF;END PROCESS;END behav; ;【例7-4】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY buf8 IS PORT( a: IN STD_LOGIC_VECTOR(7 DOWNTO 0); oe: IN STD_LOGIC; y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END buf8; ARCHITECTURE behav OF buf8 IS BEGIN PROCESS(a,oe) BEGIN IF oe=‘0’ THEN y=(OTHERS=‘Z’); ELSE y=a; END IF; END PROCESS; END behav;;任务3.设计四位双向电路，电路框图(如图7-8所示)根据电路框图，对输入端口和输出端口进行定义： 因此实体可表示为： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dr4 IS PORT( a: INOUT STD_LOGIC_VECTOR(3 DOWNTO 0); dir: IN STD_LOGIC; b: INOUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END dr4; 根据双向电路的定义，结构体可表示为： ARCHITECTURE