微机原理课件第4章PC机的总线结构和时序.pptVIP

南京理工大学机械工程学院 王芳 第4章 PC机的总线结构和时序 本章主要内容： 1、 IBM PC/XT CPU子系 2、总线及时序的基本知识 3、IBM PC的系统总线及时序 4、PC机的其它总线 IBM PC/XT CPU子系统 IBM PC/XT的CPU子系统除了核心器件8088以外，还需要附加： l??地址锁存器 Intel8282或74LS373 l??时钟发生器8284 l??数据总线驱动器 Intel8286或74LS245 l??总线控制器8288等 8088的两种组态 最小组态：单处理器系统 最大组态：多处理器系统：主处理器，协处理器。 协处理器：数学协处理器8087；输入/输出协处理器8089。它们都有自己的指令系统，可以对其编制程序。 8088的引脚功能 微机的总线结构 8088引脚的分时复用 8086/8088地址/数据线的分时复用特性 为了减少芯片上的引脚数目，8086/8088CPU都采用了分时/复用的地址/数据总线。 当执行存储器读写或I/O读写，并在CPU总线周期的T1周期时，作地址总线输出，在其他T状态时均作为双向数据总线使用。 为了使地址信息在整个总线周期中均保持有效状态，必须设置地址锁存器把T1状态上输出的地址信息进行锁存。8086和8088用于地址锁存的控制信号为ALE，这是一条专用的高电平有效的输出信号。 8088的引脚功能 控制和状态线(最大组态) S2,S1,S0：输出，三态 8088在最大组态下，没有WR、DEN、DT/R、IO/M等对存储器和I/O端口进行读写控制的直接信号，这些信号由总线控制器8288根据8088提供的这3个状态信号译码后输出。 RQ/GT0，RQ/GT1：是最大组态下DMA请求允许信号。 8088的引脚功能 控制和状态线(最大组态) LOCK：输出，三态 该信号由前缀指令LOCK使其有效，且保持该条指令执行完毕。当其有效时，别的总线设备不能取得对系统3总线的控制权。 QS0，QS1：输出 提供8088指令队列状态，见P138表4-2 HIGH：在最大组态时始终为高电平。 8088的引脚功能 与组态无关的引线 RD：输出，三态 读信号，进行存储器或I/O端口读操作 READY：输入 CPU寻址的存储器或I/O设备送来的响应信号，若为低电平，则为数据没有准备好。 TEST：输入 由WAIT指令测试的信号，若为低电平，执行WAIT指令后面的指令，若为高电平，CPU处于空闲等待状态，重复执行WAIT指令。 8088的引脚功能 与组态无关的引线 INTR：输入 可屏蔽中断请求信号，CPU在每条指令结束前均要采样该引线。 NMI：输入 非屏蔽中断请求信号。 RESET：复位信号，输入 使处理器立即结束现行操作。 8088的引脚功能 在8086/8088 CPU中，RESET信号来到后，CPU的状态有如下特点： 标志寄存器FR，指令寄存器IP，段寄存器DS，ES，SS置成0000H，指令队列被清空； 将代码段寄存器CS置为FFFFH，CPU会从FFFF0H单元读取指令，执行操作。通常是在该单元中放一条跳转指令，使之转向相应的程序段。 禁止可屏蔽中断和单步中断 地址锁存器 地址锁存器： Intel8282或74LS373 当地址锁存允许信号ALE被送到373的选通端G上时，373就锁存送到它的数据输入端的数据。 当把一个低电平有效的信号送给输出允许端OC(OE)时，373就把锁存的数据从数据输出端输出。 双向总线驱动器 双向总线驱动器 8088收发数据的负载能力是有限的。为了增加8088的负载能力，尤其是组建较大系统时，在8088和系统数据总线间需使用双向总线驱动器。用于双向总线驱动器的芯片有8286和74LS245。 G：控制驱动器A端和B端何时接通 DIR：当DIR输入高电平时。数据从A传到B；当DIR输入低电平时。数据从B传到A。 8284A时钟发生器 8088内没有时钟发生电路，8284就是供8086系列使用的单片时钟发生器。它由时钟电路、复位电路、准备就绪电路3部分组成。 时钟发生电路 X1,X2：外接石英晶体连接端 F/C：使用外振源还是由X1, X2端外接晶体振荡器，低电平时外接晶体振荡器。 CLK：时钟信号输出端，为振荡信号经3分频后产生。 PLCK：对CLK时钟信号二分频产生，占空比为1/2，供定时/计数器使用。 8284A时钟发生器 时钟发生电路 CSYNC：时钟同步输入，为多个8284同步工作而设置 EFI：外振源输入端 OSC：晶振频率输出端，供显示器用 PC/XT微机只使用一片8284A，外接14.31818